| 研究課題/領域番号 |
23H01476
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| 配分区分 | 補助金 |
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| 研究機関 | 国立研究開発法人産業技術総合研究所 |
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研究代表者 |
加藤 公彦 国立研究開発法人産業技術総合研究所, エレクトロニクス・製造領域, 主任研究員 (30815486)
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| 研究分担者 |
飯塚 将太 国立研究開発法人産業技術総合研究所, エレクトロニクス・製造領域, 研究員 (30814545)
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| 研究期間 (年度) |
2023-04-01 – 2026-03-31
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| キーワード | シリコン / 集積回路 / 低消費電力 / 急峻スイッチング / トンネルFET |
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| 研究実績の概要 |
IoTやAIなど新技術の登場とともに情報処理量が爆発的に増加し、計算機のエネルギー効率の向上が一層重要性を増している。本研究では、将来の超低消費電力集積回路に向け、急峻スイッチング素子として有望なトンネルFET（TFET）の高性能化を目指している。トンネルFET実用化の課題は、高いトンネル抵抗に由来する低いオン電流である。シリコンを用いたトンネルFET素子は、製造やコストの面だけではなく相補型回路動作の面でも有利である反面、オン電流が他材料素子に比べても低い。これは、シリコンが間接遷移型半導体であることに由来し、価電子帯上端と伝導帯下端との間で発生するトンネル確率が低く制限されることに理由がある。
本研究では、シリコントンネルFETのオン電流増大を目指し、量子井戸層を内包した新規素子構造を提案している。量子井戸内に形成された局在準位を活用し、シリコンの弱点を克服しながら高いオン電流の実現を目指す。量子井戸層には、数ナノメートル厚さのシリコンゲルマニウム層を使用する。p+型Si／量子井戸を含むSiチャネル／n+型Siの積層構造基板をエピタキシャル成長による一貫形成手法により作製し、これら基板を使用してトンネルFET素子を作製し、実験的にオン電流増大を実証することを目標としている。
研究一年目の本年度の研究では、素子設計・素子レイアウトの確立と作製のためのプロセス技術開発を行った。シリコンエッチング加工など様々な条件下にてプロセスを行うことにより、素子作製上の課題を明白にしながら、プロセス構築を行った。プロセス上の課題は素子レイアウトにも適宜反映し、原理実証に向けた素子レイアウト作業を完了させた。現在、全行程を通じたプロセスフロー確立作業を進めているところであり、次年度は、その確立作業の早期完了とデバイス作製および測定に着手していくことを目標とする。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
今年度は、本研究で提案する新規縦型トンネルFET素子に必要なプロセス構築に向け、必要な要素プロセス技術開発を行った。プロセス開発では、当初予想しなかった重要なプロセス課題（例えば、シリコンエッチングレシピの連続処理安定性やサブトレンチの形成、段差基板上でのメタルエッチングなど）も明らかになったが、原理実証を完了するうえで必須となる項目を優先に取捨選択を行いながら実施した。加えて、原理実証をしていく上で必ずしも必須でない課題については、素子設計面・レイアウトでもカバーをするよう研究方針を見直し、現時点で実験上露わになっている問題点は全てカバーできるよう素子設計作業を完了した。現在は、これら対策を施した上での実際の素子レイアウト・プロセスを想定し、素子作製全行程を組み合わせてのプロセス確立作業を継続して行っている。
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| 今後の研究の推進方策 |
来年度以降は、本年度までに構築してきたプロセス技術や素子設計・レイアウトを実際に組み合わせ、素子試作に必要な全行程の構築完了と、デバイス動作を目指す。これまでに作製したSiGe量子井戸層を有する基板を用い、基板提案するトンネルFET構造を作成し、トンネルFET動作実証と電流増大の原理実証を目指す。素子作成時には、トンネルFETに加えより基礎的なPNダイオード（PINダイオード）も同時に作製し、電気特性の温度依存性なども評価しながら物理的な理解も行う。
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