| 研究課題/領域番号 |
24240005
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| 研究種目 |
基盤研究(A)
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| 研究機関 | 奈良先端科学技術大学院大学 |
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研究代表者 |
中島 康彦 奈良先端科学技術大学院大学, 情報科学研究科, 教授 (00314170)
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| 研究分担者 |
姚 駿 奈良先端科学技術大学院大学, 情報科学研究科, 准教授 (40567153)
原 祐子 奈良先端科学技術大学院大学, 情報科学研究科, 助教 (20640999)
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| 研究期間 (年度) |
2012-04-01 – 2015-03-31
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| キーワード | 演算器アレイ / アクセラレータ / ステンシル計算 / ベクトル計算 / 低電力 |
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| 研究概要 |
【１】限りあるデータ供給能力と演算器の関連付け（主にハードウェア構成）は、電力効率や性能見通しに難点があるマルチスレッディング機構を投入することなくデータ供給性能を目一杯使う、低電力（電力効率10倍）かつ性能見通しの良い（チューニングコスト半減）アクセラレーション技術の創出を目指すものである。H24,25年度は、従来型演算器アレイ型アクセラレータの弱点であるデータ伝搬オーバヘッドを削減し、さらに、ベクトル演算機構としても利用可能な新しい多数演算器制御方式を考案し、アプリケーションの整備から、ハードウェア実行モデル（詳細なレジスタレベルのシミュレータ）の開発までを実施し、特許出願も行った。また、LSI化のために必要となる評価設備の開発を行った。
【２】アプリケーションとアクセラレータの関連付け（主にバイナリトランスレータ）は、迅速な導入を可能とするために、新命令セットとコンパイラを開発するのではなく、汎用CPUの命令列からアクセラレータ用命令列を生成するバイナリトランスレーション技術の創出に取り組むものである。H24,25年度は、Intel-CCを使用した命令列生成手法、および、コードから多数演算器制御情報を生成するアルゴリズムおよび生成ツールの開発を行った。現在、アプリケーションプログラムがレジスタレベルシミュレータ上で動作するとともに、構築が完了したFPGAプラットホームでも動作している。
【３】ハードウェア機構とアクセラレータ用命令列の動的適合（主に動的チューニング機構）は、幅優先実行するベクトル演算方式、深さ優先実行する演算器アレイ方式、あるいは、複合方式やその他の方式の組み合わせにより実行するチューニング技術に取り込むものである。H25年度に、Intel-CCの出力コードを元にアクセラレータコードを生成するツールを開発し、本機能を一部組み込んでいる。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
1: 当初の計画以上に進展している
理由
従来型演算器アレイアクセラレータ（LAPP）をLSI化して詳細評価し、再検討した結果を踏まえて、より自由度が高く実用的なアクセラレータ（EMAX)のアーキテクチャ検討を推進し、現在、ハードウェア記述に近いレベルの詳細なシミュレータ、および、アプリケーションからコード生成を行う各種ツールの開発が完了している。また、Intel-CCを利用したコード生成のプロトタイプが完成している。演算器アレイ方式とベクトル方式を融合し、多数演算器を効率よく稼働させる詳細なレジスタトランスファレベルシミュレータおよびFPGAプラットホームが完成し、様々な画像処理プログラムを用いた評価では、従来型の演算器アレイ型アクセラレータよりも格段に実効効率を向上できることを確認している。また、最終年度においてASIC化することを目標に、評価設備の開発や、DMAコア等補助的な設計物が一通り揃った状況にある。現在、FPGA上で浮動小数点演算を実行するプロトタイプ開発を推進しており、コア部分については一通り完成している。また、以上の研究開発過程で生じた新しいアイデアは、国内出願を完了し、さらに、PCT出願も行った。
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| 今後の研究の推進方策 |
H26年度は、FPGA上でメディア演算および浮動小数点演算の両方に対応できる64ユニット構成のモデルがFPGA上で稼働している状況を踏まえ、さらに、VDECを利用したASIC化に挑戦する。VDECと調整し、これまでになかったサイズ（最大規模の12.5mm□LSI）の試作および評価を実施する。また、より使い易いアクセラレータとするための、コード生成ツールの拡充を進める。
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