研究課題
高速動的再構成可能なデバイスの開発結果を受けて、本年度は、MISC(Mono - Instruction Set Computer)プロセッサの実装を行なった。一般のプロセッサのALU(Arithmetic and Logic Unit)には多数のインストラクションがあり、プロセッサはソフトウエアコードに従い、ALUの命令を切り替え、処理を進める。しかし、本研究により開発された高速動的再構成可能なプログラマブルデバイスを用いると、ALUの機能選択をハードウエアの再構成によって実現することができる。CISC→RISCプロセッサの移行の歴史が物語るように、一般に、回路の複雑さと回路の動作周波数は反比例の関係にあり、回路をシンプルにできれば動作周波数の向上が期待できる。また、単一機能の実装になると実装面積が削減されるので大規模並列実装による性能向上も期待できる。本研究ではこのMISCプロセッサと従来のRISCプロセッサの双方の実装を行ない、RISCと対比させ性能向上を評価した。結果、動作周波数は最大で24.1倍向上し、実装面積は1/2倍から約1/10倍まで削減することができた。この実装面積削減の結果は、RISCプロセッサと同じサイズのチップ上でRISCの2倍～10倍の並列処理ができることを意味する。この並列性も加味したトータルのパフォーマンスは最大で234倍にまで達することを実証した。プログラマブルデバイスは一般的に処理性能が低いと考えられているが、高速動的再構成デバイスを活用することで、それらを覆すことができる。
26年度が最終年度であるため、記入しない。
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すべて 雑誌論文 (15件) (うち査読あり 15件、 謝辞記載あり 8件、 オープンアクセス 1件) 学会発表 (13件) (うち招待講演 1件)
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