| 研究課題/領域番号 |
24360129
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| 研究機関 | 東北大学 |
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研究代表者 |
須川 成利 東北大学, 工学(系)研究科(研究院), 教授 (70321974)
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| 研究期間 (年度) |
2012-04-01 – 2015-03-31
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| キーワード | 電子デバイス・機器 / MOSFET / シリコン / リーク電流 |
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| 研究概要 |
１、電気的ストレスによる経時的に増加するゲートリーク電流（SILC）の発生起源の探索
局所的なスポットを流れるゲート電流の絶対値を計測し解析するために、経時的に電流値が離散的にランダムに変化するトランジスタを8万7千個の母数から500個超検出し、その電流値の経時変化量を取得した。また、ゲート絶縁膜に注入した電子およびホールがSILCへ与える影響を調べるために、5.6nm厚のゲート絶縁膜に対してストレス印加電界、バックゲートバイアスおよび基板ホットホール注入電流を変化させて電子およびホールを注入し、SILCを測定した。結果、SILCが総ホール注入量によってほぼ一意的に決定されることを見出した。この結果はホール注入のSILC発生に与える影響が電子注入と比べて大きいことを示唆するものである。
２、原子レベル界面平坦化技術を用いた大規模アレイ回路の試作・評価
平成24年度の課題であった、LSI作製全工程において原子レベル平坦性が損なわれる工程を特定し、プロセス条件を調整した再試作を行った。作製したLSIのゲート絶縁膜/Si界面の平坦性を評価し原子テラスと原子1層分のステップから成る原子レベル平坦界面が得られていることが明らかになった。
３、統計的ゲートリーク電流測定用大規模アレイ回路の試作
平成24年度に新規に回路設計を行った大規模アレイ回路のウェハ試作を行った。ここでは、電流下限値を室温において10 aA まで低減するために測定時のバックグラウンド電流を低減する工夫を行った。また、集積化プロセスの影響を切り分けて評価するためにゲート絶縁膜面積や素子分離形状を数種類振ったものを組み込んだ。さらに、印加ストレス条件と、ゲートリーク電流の成分である電子電流、ホール電流を切り分けて評価可能とするための回路的な工夫を行った。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
統計的ゲートリーク電流測定用大規模アレイ回路の改良試作、原子レベル界面平坦化技術を適用した大規模アレイ回路の試作及び電気的ストレスによる経時的に増加するゲートリーク電流（SILC）の発生起源の探索、以上の3つの項目についてそれぞれ計画していた目標を概ね達成している。
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| 今後の研究の推進方策 |
平成25年度に、課題であった原子レベル平坦性を維持可能とする微細集積回路製造プロセス条件を確立することが出来たため、今後は作製した素子の評価と素子作製プロセス条件を変化させた追加の試作を順次行い、実験値に基づくデータを積み上げて研究を推進する。
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| 次年度の研究費の使用計画 |
次年度使用額は、今年度の研究を効率的に推進したことに伴い発生した未使用額である。
平成26年度請求額とあわせ、平成26年度の研究遂行に使用する予定である。具体的には、原子レベル平坦化プロセスを有する大規模アレイ回路の試作、大規模アレイ回路を用いた測定のためのプローブカードの補充や測定ボード、電子部品、成果発表旅費や論文登録料等に使用する。
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