研究課題
ゲート絶縁膜/Si界面の原子レベル平坦化技術を大規模集積回路製造工程に導入した。具体的には、シャロートレンチアイソレーション(STI)素子分離を用いた微細プロセステクノロジーにおいて、ゲート絶縁膜形成直前のプロセスステップにおいて、850℃以下で原子レベル平坦化処理を行うプロセス技術を開発した。ここで、Si表面と素子分離用のSiO2とが共存するウェハを処理を行う必要があるが、SiO2から放出される可能性がある酸化種とSiとの反応が起こると、Siのマイグレーションに基づく原子レベル平坦化を阻害する揮発性SiOの発生によるエッチング反応が起こってしまう。そこで、素子分離用SiO2からの酸化種の放出を抑制しつつ、原子レベル平坦化を両立するためには、処理中の酸素、水分濃度を30ppb以下に抑制した原子レベル平坦化処理装置を導入して処理雰囲気の酸化種を低減するとともに、850℃以下の温度で処理を行い素子分離用SiO2からの酸化種の放出を抑制すれば行えば良いことを明らかにし、直径200mmのウェハ全面におけるSi領域の原子レベル平坦化を達成した。本開発技術を導入して大規模アレイテスト回路を試作し、膜厚5.6nmのゲート絶縁膜を有する6万個を超えるMOSFETのゲート電流を測定したところ、従来のプロセス技術で試作したゲート絶縁膜/Si界面に約1nmのラフネスが存在するMOSFETと比べて、ゲート電流が大きい素子の発生割合が一桁以上低減できたことを測定結果によって明らかにした。
26年度が最終年度であるため、記入しない。
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