| 研究課題/領域番号 |
24500067
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| 研究種目 |
基盤研究(C)
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| 研究機関 | 徳島大学 |
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研究代表者 |
四柳 浩之 徳島大学, ソシオテクノサイエンス研究部, 准教授 (90304550)
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| 研究期間 (年度) |
2012-04-01 – 2015-03-31
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| キーワード | ＶＬＳＩの検査技術 / 検査容易化設計 / 遅延故障 |
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| 研究概要 |
本研究では，LSIチップ内部およびLSIチップ間接続で発生する遅延故障を検出するための検査容易化回路の研究を行っている。平成２４年度は，次の６項目についての研究を行った。１．以前試作した遅延故障検査容易化設計ICの測定結果とシミュレーションとの比較を行った。結果をもとに，チップ間ばらつきの影響を踏まえて，遅延付加ゲートのゲート遅延値と検出可能な遅延故障サイズの概算を行った。2. 提案する検査容易化設計の制御回路を改良した。これにより，観測時の初期値設定を０，１ともに可能とした。また，観測時に必要となるクロック数を観測対象経路に応じて削減可能とした。3. 従来用いられている遷移遅延故障用の検査入力生成ツールを基に，提案する検査容易化設計回路用の検査入力の生成を試作ICに対して行い，実測に用いた。4. 検査対象回路に応じて遅延付加部で必要となる付加遅延量を，IC設計に用いる静的タイミング解析ツールにより導出する手法を開発した。5. 複数チップ間での遅延故障検査容易化回路の適用例として，チップ間接続に用いられるシリコン貫通ビア(TSV)の断線故障検出法を提案した。6. 複数の入出力経路を同時に観測対象とする際の検出可能条件の検討を行った。また，複数経路の信号を遅延付加部へ同時に入力可能な検査容易化回路を試作した。これらの研究により，提案する遅延故障検査容易化設計を実ICへの適用する際の設計要件を明確化することができた。また，複数経路の同時検査可能性についても検討の結果，同時検査が困難な条件が明らかとなり，今後の検査入力生成手法への応用が期待できる。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
研究の目的として挙げた次の４項目について，いずれもおおむね順調に進展していると考えている。「１．遅延付加回路に基づく遅延故障検出条件の設定・評価」に関しては，IC設計に用いる静的タイミング解析ツールによる検出条件の概算および試作ICでの評価をすることができた。「2. 検査データの削減および故障検出能力向上のための制御回路の設計」に関しては，検査容易化回路の改良を行い，検査データおよび検査実行時間の削減を可能とした。実回路への適用による削減率などの評価は今後行う予定である。「3. 遅延故障検出用検査入力生成手法の開発」に関しては，試作ICに用いた回路に対する検査入力の生成を一部の経路に対して行うことができた。「4. シミュレーションおよびIC試作による故障検出能力評価」に関しては，試作ICの測定により，チップ間ばらつきの影響を考慮した検出可能な遅延故障サイズの導出を行っている。対象回路や対象経路の違いによる故障検出能力評価については今後さらに進めていく予定である。
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| 今後の研究の推進方策 |
今後の研究の推進方策として，「１．遅延付加回路に基づく遅延故障検出条件の設定・評価」に関しては，複数経路における遅延故障を同時検出する場合，また故障による遅延が複数経路へ伝搬する場合，などを考慮する遅延故障検出条件の検討，および試作ICによる評価を行う。「2. 検査データの削減および故障検出能力向上のための制御回路の設計」に関しては，今年度改良した検査容易化回路を用いて，検査データの削減率などの評価を行う予定である。「3. 遅延故障検出用検査入力生成手法の開発」に関しては，回路内の一定以上の遅延を持つ経路を対象とした検査入力生成手法の開発を，既存の検査入力生成ツールをもとに行う予定である。また，複数経路を同時に検査対象とする検査入力生成手法についても開発を行う予定である。「4. シミュレーションおよびIC試作による故障検出能力評価」に関しては，あらたに試作ICの設計・測定により，対象回路や対象経路の違いによる故障検出能力評価を行う予定である。
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| 次年度の研究費の使用計画 |
今年度研究費については，端数による残額が生じた。これについては，次年度の消耗品購入の一部に充てる予定である。
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