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本研究では，LSIチップ内部およびLSIチップ間接続で発生する遅延故障を検出するための検査容易化回路の研究を行った。平成２６年度は，主に次の６項目についての成果が得られた。１．異なるゲート段数の２経路を任意に選択可能な設計を施した試作ICを用いて，昨年度までに得られた複数経路の同時検査可能条件に基づき２経路同時検査が可能な場合および検査不能な場合の動作が実IC上で確認された。２．検査用入力生成手法に関して，既存の検査入力生成ツールを用いる遅延故障用テスト入力の適用が可能であることをシミュレーションにより確認した。３．試作ICの遅延付加ゲートの個別の遅延量の差異による影響を測定した。また，検査時に遅延付加部の遅延量を補正する手法を開発し，故障判定可能な遅延欠陥サイズを縮小した。４．検査対象経路の選択回路を遅延付加・検出回路内部に併合することで制御回路を縮小する検査容易化回路の改良を行った。５．回路設計に関しては，遅延付加・検出回路を試作ICで実装するためのスタンダードセルを設計した。また，検査用クロックが低速の場合に実速度検査を行うためのキャプチャ用信号生成回路を設計した。６．シリコン貫通ビア(TSV)を用いる３次元実装ICへの遅延故障検査容易化回路の適用について，TSVへの遷移信号供給も可能な遅延付加・検出回路の改良を行い，新たな検査手法を提案した。この成果については10月に開催された国際ワークショップで発表した。
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