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LSIの高集積化にともない，信号線のショートやオープンの欠陥による遅延故障を検査することが高品質な検査を行うために重要となっている。本研究では，LSIチップ内部およびLSIチップ間接続で発生する遅延故障を検出するための検査容易化回路として，遷移信号の遅延時間を観測可能な遅延付加・検出回路をチップ内部に組み込む手法を提案し，シミュレーションおよびIC試作による故障検出能力評価を行った。開発した検査容易化設計手法による複数経路の同時検査可能性や，試作ICにおける故障判定可能な遅延欠陥サイズの推定を行い，微小遅延故障の検査が可能であることを明らかにした。
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