| 研究課題/領域番号 |
24560408
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| 研究種目 |
基盤研究(C)
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| 研究機関 | 九州工業大学 |
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研究代表者 |
中村 和之 九州工業大学, マイクロ化総合技術センター, 教授 (60336097)
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| 研究期間 (年度) |
2012-04-01 – 2015-03-31
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| キーワード | SRAM / メモリ / スタティックノイズマージン / レシオレス / SNM |
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| 研究概要 |
本研究では、素子ばらつき、経年劣化等の課題を克服して、設計パラメータによらず動作が確保される新たなオンチップメモリ（レシオレスSRAM）の新しい設計手法の構築とそれを適用した性能実証用回路の試作・評価による性能実証を３ヵ年間で進めている。
まず、レシオレスSRAMのメモリセル構成の候補の抽出と、最適構成の探索を行った。メモリセルの基本回路としては、１２個のトランジスタが必要であるが、一部のトランスファーゲートを片チャンネル化することで、最小構成では、トランジスタ数を９個まで削減することが可能である。しかし、これらの削減は、低電圧動作への対応や書きこみ速度の低下等を引き起こすために、１２トランジスタ構成をまず検証することとした。そこで、１２トランジスタ型レシオレスメモリセルと、書き込み半選択問題を回避する周辺回路を組み合わせたSRAMの回路を設計し、その性能実証のために、VDECを利用したLSIの試作を行った。0.18umプロセスを用いた試作で、最先端の微細CMOSにおける素子ばらつきの増大を模擬する、メモリセル毎に、意図的に設計値をランダムのバラつかせた構成（モザイクセル構成）を用い、1/10または、10倍という、素子性能が桁違いにばらついた状況下においても、従来構成のSRAMと、提案SRAMの全体性能の比較を実チップの測定データで行い、その効果を実証することに成功した。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
レシオレスSRAMの基本構成となる１２トランジスタ構成の回路で、ばらつきに強い効果を実チップで確認することができた。モザイクセル手法についての研究成果が国際学会：IEEE International Conference on Microelectronic Test Structures (ICMTS 2013)に採択され、平成２４年３月２８日に発表すると共に、昨年度国内出願していた基本特許に対して、JSTからの海外出願支援制度に応募・採択され、３月２２日に、国際特許出願を行うことができた。さらには、同じチップを用いて、レシオレスSRAMの低電圧特性を測定中であり、従来のSRAMよりもかなり低い電源電圧での動作を確認中である。
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| 今後の研究の推進方策 |
レシオレスSRAMセルにおけるトランジスタ数の削減と、性能とのトレードオフを検討する。特に低電力動作については、最適なメモリセル構成を検討する。さらには、MOSFETのしきい値電圧に対してのばらつき耐性を検証する。研究成果を国際学会へ投稿する。
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| 次年度の研究費の使用計画 |
MOSFETのしきい値電圧に対してのばらつき耐性を検証可能な回路を考案し、性能実証チップを作成する。その性能評価用チップの試作費、評価用ボード作成費、さらには国際学会への出張費とする予定である。
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