| 研究課題/領域番号 |
24656220
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| 研究種目 |
挑戦的萌芽研究
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| 研究機関 | 独立行政法人産業技術総合研究所 |
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研究代表者 |
内田 紀行 独立行政法人産業技術総合研究所, ナノエレクトロニクス研究部門, 研究員 (60400636)
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| 研究期間 (年度) |
2012-04-01 – 2015-03-31
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| キーワード | 原子層シリサイド半導体 / 半導体ヘテロ接合 / 遷移金属内包シリコンクラスター |
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| 研究概要 |
本研究課題では、Si表面上で遷移金属内包Siクラスター（MSin）を単位構造とする原子層シリサイド半導体を形成し、MSinの性質を利用することで、原子レベルの急峻性で1021-1022 cm-3の超高キャリア密度を実現し、フェルミレベルコントロール可能な原子層シリサイドとSiとの界面準位を持たない接合形成、電界や電荷注入による原子層シリサイドのバンドギャップ制御を実証することで、Siナノエレクトロニクスの革新的な要素技術の開発を目指してしている。
今年度は、電流-電圧、容量-電圧測定からWSin/Si接合特性を評価した。レーザーアブレーションで生成したW原子とSiH4ガス（50 Pa）との反応によりWSinHxクラスター（n=~10）を合成し、n型（Pドープ、8 Ωcm）、及びp型（Bドープ、8 Ωcm）のSi(100)基板（n-Si、p-Si）上に堆積して、500℃で熱処理によりWSin(n~10)を単位構造とする厚さ2 nm程度のヘテロエピタキシャル層を作製した。接合特性評価用にWSin層の上にW電極を形成した。n-Siとの接合では、オーミック特性を示す一方で、p-Siとの接合では、0.6 eVの障壁高さを持つ整流特性が得られた。n-Siとの接合特性の温度依存性から、室温付近ではWSin層が1.7×1019cm-3以上の高い電子密度を持っているため、トンネル電流が支配的となり、実質的なオーミック接合を形成すること、220℃以下では、WSin層のキャリアが凍結し空乏層が形成され~0.4 eVの障壁を持つ接合を形成したと考えられる。
WSin層は、高い電子密度を持つ原子層シリサイド半導体材料であり、n-Siに対してオーミック接合、p-Siに対して高い障壁（0.80 eV）を有する接合材料であり、n-Siに対して、低抵抗かつ急峻な接合を形成できることを実証した。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
本研究では、研究目的を達成するために、レーザーアブレーションで合成したMSinをSi基板表面に堆積する方法で作製した原子層シリサイド半導体(MSin層)の原子配列構造や電子状態を明らかにし、MSin層の2次元的なキャリア輸送特性や、MSin/Siヘテロ接合の接合特性を測定する必要がある。研究計画において２４年度は、Si（100）、Si(111)基板表面でMSin配列構造を形成し、構造や電子状態の解析を重点的に行う予定であった。上述のように、WSinをSi(100)基板に堆積することで、予定通りWSin/Siヘテロ接合が形成でき、構造や電子状態について、走査型透過電子顕微鏡と電子エネルギー損失分光、X線光電子分光を用いて詳細に検討した。そのうえで、本来は、２５年度に予定していた、WSin/Si接合特性の評価を前倒して実施し、WSin層が高い電子密度を持つ原子層シリサイド半導体材料であり、n-Siに対してオーミックかつ急峻な接合を形成できることを実証した。
Si-MOSFETの性能を微細化によって向上するために、これまでヒ素やリン、ホウ素をイオン注入して形成していたソース・ドレイン領域を、金属シリサイドに置き換えて低抵抗化することが検討されている。しかし、n-Siに対して低い障壁を持つ接合は実現されていない。このため、NiシリサイドとSiの原子レベルで平坦な界面の形成技術と、リンやホウ素の偏析による高キャリアドーピング技術の組み合わせで、実効的に0.1 eV以下のショットキー障壁高さを有する接合形成技術が開発されている。WSin/Si接合は、n-Siに対して低い障壁を持つ接合であり、産業的に価値が高い。また、全く新規に創製されたナノ材料の電子材料としての有効性を実証することを意味し、重要な科学的貢献となった。
以上のように、研究計画を順調に遂行しており、達成度は高い。
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| 今後の研究の推進方策 |
今年度は、WSin/Siヘテロ接合において、WSin層の2次元的なキャリア輸送特性を調べ、キャリア密度や移動度を計測する。昨年度も計測を試みたが、WSin層を２次元的に流れるキャリアとSi基板を流れるキャリアとを分離することができなかった。これは、WSin層が極薄膜なので抵抗値が高く、低キャリア濃度のSi基板を用いても基板厚さが0.5mmあるために、基板の抵抗としてWSin層と同様もしくは小さくなってしまうことが原因であった。そこで、Si基板をSOI(silicon on insulator)基板にすることでSi層を50 nm程度の厚さまで薄膜化し、WSin層の2次元的なキャリア輸送特性を測定するための試料構造を作製する。また、WSin/Siヘテロ接合を作製するためにはWSinHxクラスター堆積前のSi基板表面を清浄化や平坦化する必要があり、現在のところSi基板の通電加熱によるフラッシング（~1200 °C、超高真空中）を行っている。この基板清浄化プロセスは、半導体デバイスプロセスに組み込むことはできない。そこで、今年度は、溶液処理や水素ガス処理などで、Si基板の清浄化、平坦化プロセス温度を低温化し、デバイス作製プロセスに実装できるWSin/Siヘテロ接合の形成手法を確立する。
研究計画で述べたように、本研究の目的を達成するためのカギは、Si表面上に、種々のMSinを単位構造としたMSin層をヘテロエピタキシャル的に作製しドーピングを実証することにある。昨年度は、MとしてWを用いた実証を行ってきたが、同じ価数でd軌道のサイズの異なるCrとMo、6価を中心に、価電子数の調整によるドーピングを行う目的で、4価（Ti, Zr, Hf）、5価(V, Nb, Ta)、７価(Mn, Re)を用いた実証を行う。
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| 次年度の研究費の使用計画 |
２５年度は、本研究遂行にあたり、MSin層を大気にさらすことなく真空中で電極やSiO2等の絶縁層を形成するシステム（概算1,500千円）を新たに購入する予定であったが、（独）産業技術総合研究所に配備予定のRFスパッタ装置を導入することで、これを代替できることになった。そのため、購入費用で非常勤の技術スタッフを４月から1名雇用し（７．５時間×週２日）、測定用の素子の作製を行うことで研究を加速する予定である。この他に、研究成果をベルギーの半導体研究拠点imecのセミナー（６月３日）で発表する際の外国旅費、走査型透過電子顕微鏡と電子エネルギー損失分光、二次イオン質量分析などの外注の分析費用やレーザーアブレーションターゲットや固体基板など消耗品の購入に充てる。
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