研究課題
本研究では、SystemCによるアプリケーションの動作記述、クロックサイクルタイムなどの設計制約、リソースライブラリより、商用の動作合成ツールが生成した同期式回路の構造モデルより、設計制約を維持したまま低消費電力な束データ方式による非同期式回路の構造モデルを実現するための変換手法とそれを支援する設計支援ツールの開発を行う。また、開発するツールは下位設計を容易にするために、下位設計合成のための設計制約などを記したスクリプトを生成する。以上を通じて、非同期式回路の実用化を支援する。平成２５年度の計画は、1.合成された回路の動作検証、2.実装したツールの評価、3.低消費電力化手法の提案と実装としていたが、3の代わりに、当初計画になかった下位設計との連携、平成２６年度に予定したEDSF(Electronic Design Solution Fair)での研究展示、および前年度に開発したプロトタイプツールの改良を行った。まず、楕円フィルタのSystemCモデルを非同期式回路に変換し、商用の論理合成ツール、レイアウト合成ツール、以前開発した束データ方式による非同期式回路の設計支援ツール群を用いてレイアウト設計までを行った。合成された回路の動作検証として、SystemCモデルに対して任意のテスト入力を与えシミュレーションを行って生成された値（期待値）とレイアウト設計に同じテスト入力を与えシミュレーションを行って生成された値が一致することを確認した。同じ条件で合成した同期式回路と比較し、合成した非同期式回路は同程度の面積と性能でありながら低消費電力であることを確認した。次に、EDSFに研究を展示し、意見などを集約したうえで同期式回路から非同期式回路へ変換する手法が扱えるSystemCモデルと制約の範囲を明確に定義し、プロトタイプツールの改良を行った。改良は、現在進行中である。
2: おおむね順調に進展している
当初計画で示した平成２５年度の計画のうち、最初の２つはクリアできた。3つ目の低消費電力化は進められなかったが、代わりに当初計画になかった下位設計との連携を通じて、レイアウト設計まで得ることができることを示した。また、当初計画で平成２６年度に計画していたElectronic Design Solution Fair(EDSF)に研究を展示し、頂いた意見を集約し、前年度に開発した同期式回路を非同期式回路に変換するプロトタイプツールの改良を行った。以上の理由より、おおむね順調に進展しているとした。
平成２６年度は、まず、同期式回路を非同期式回路に変換するプロトタイプツールの改良を終わらせ、幾つかの実用的なSystemCモデルの合成を通じて開発したツールの有用性を示す。次に、レイテンシ制約の範囲内で処理が重く電力が大きい演算に対して、緩やかな遅延制約を与えることで、低速で低消費電力なリソースを用いた回路を合成することで、消費電力の削減を行う。仮にもし時間的な余裕がある場合は、他の電力最適化手法の適用を検討する。
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IEICE TRANSACTIONS on Electronics
巻: Vol.E96-C ページ: 482-491
