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本研究では、SystemCによるアプリケーションの動作記述、クロックサイクルタイムなどの設計制約、リソースライブラリより、商用の動作合成ツールが生成した同期式回路の構造モデルより、設計制約を維持したまま低消費電力な束データ方式による非同期式回路の構造モデルを実現するための変換手法とそれを支援する設計支援ツールの開発を行った。開発したツールは、非同期式回路の構造モデルだけでなく、構造モデルから最終的なレイアウト設計までを容易にするために、下位設計合成のための設計制約などを記したスクリプトも生成する。開発したツールを用いることで、非同期式回路の設計が容易となる。
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