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近年の高速に動作するLSIについて，製造チップの市場不良率の抑制や製造コスト削減の観点から，遅延故障に対する高品質かつ低コストなテスト技術が産業界で求められている．本研究では，設計の上位段階からテスト容易性を考慮した高位合成法を提案することを目的に研究を行った．
研究期間の最終年度となる2014年度は，遷移故障のテスト容易性を考慮としたスケジューリングアルゴリズムの提案を行った．ディジタル回路の設計では，スケジューリングされた結果に対してバインディング（演算器の割り当て）をすることでレジスタ転送レベル回路が生成される．そのため，提案手法によって合成されたスケジュール済みデータフローグラフは，後段処理のバインディングにも依存するが，評価実験では生成される回路に関してより多くの演算器について遷移故障のテストを行うことができることが分かった．この成果については，電子情報通信学会主催の総合大会2015において研究発表を行った．ただし，バインディング処理まで併せて提案すること，もしくは既存のバインディング手法との相性についてはまだ解析に至っていない．
研究期間全体の成果については，パス遅延故障のテスト容易性を考慮したスケジューリング法およびバインディング法の提案を行った．また遷移故障に関して，テスト容易なスケジューリング法の提案を行った．遷移故障を対象としたテスト容易なスケジューリング法については，今後もアルゴリズムの改良と評価を進め，国際学会および学術論文誌への投稿を行う予定である．
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