| 研究課題/領域番号 |
24760269
|
|---|
| 研究機関 | 東京大学 |
|---|
研究代表者 |
更田 裕司 東京大学, 生産技術研究所, 助教 (30587423)
|
|---|
| 研究期間 (年度) |
2012-04-01 – 2014-03-31
|
| キーワード | ゲート酸化膜破壊 / 電子ヒューズ / OTP ROM / ROM |
|---|
| 研究概要 |
近年、プロセスの微細化に伴い、MOSトランジスタのゲート酸化膜厚が薄くなり、低い電圧でもゲート酸化膜破壊を起こすようになった。これは、LSIの信頼性の低下を招くという問題がある一方、この現象を電子的なヒューズ、つまり、1度だけ書き込み可能なメモリとして利用する試みがなされている。本研究では、ゲート酸化膜破壊の有無に加えてその破壊位置という情報を利用することで、ヒューズ当たりの情報量が多い多値電子ヒューズの実現を目指す。この実現にはゲート酸化膜の破壊位置を意図的に制御する必要があるが、未だその手法については明らかでない。そこで、本年は、ゲート酸化膜破壊位置を制御する手法の確立を目指し、実際のデバイスを用いた試行実験を行った。
単体のトランジスタのゲート・ソース・ドレイン・基板の各点に、任意の電位を直接印加できる回路を、0.18umCMOSプロセスで設計・試作した。本回路を用いて、この4点の電位を様々に変え、各条件とゲート酸化膜破壊位置の関係性の測定を行った。ゲートに高い電圧を印加する事でゲート酸化膜の破壊を行い、その破壊位置の推定は、ゲート酸化膜破壊後のゲート・ソース間の抵抗値とゲート・ドレイン間の抵抗値の比を用いて行う。実験の結果、ゲートに高電圧を印加してゲート酸化膜を破壊する過程で、ゲート・ソース間とゲート・ドレイン間に印加される電圧に差をつける事で、ゲート酸化膜破壊位置をソース側に寄せるか、ドレイン側に寄せるかを制御できることが分かった。しかしながら、現在のところ、完全にゲート酸化膜破壊位置を制御できておらず、意図しない位置でゲート酸化膜破壊が発生する場合がある。破壊位置の制御性の向上を目指し、ゲート・ソース・ドレイン・基板への適切な電圧印加条件の調査・検討を引き続き行う必要がある。
|
| 現在までの達成度 (区分) |
現在までの達成度 (区分)
3: やや遅れている
理由
本年度は、ゲート酸化膜破壊の発生位置情報を利用した多値電子ヒューズを実現する為の基礎検討として、酸化膜破壊位置の制御手法の確立を行う予定であった。そこで、その試行実験を行う為、単体トランジスタを用いた測定回路を0.18umCMOSプロセスで設計・試作した。本回路を用いて、ゲート・ソース・ドレイン・基板の各点に与える電圧条件とゲート酸化膜破壊位置の関係性を測定した。その結果、ゲートに高電圧を印加してゲート酸化膜を破壊する過程で、ゲート・ソース間とゲート・ドレイン間に印加される電圧に差をつける事で、酸化膜破壊位置を制御できる可能性があるという知見を得た。しかし一方で、その制御は完全ではなく、意図しない位置でゲート酸化膜破壊が発生する場合がある事も明らかとなった。従って、酸化膜破壊位置の完全な制御手法の確立には至っていない。破壊位置の制御性の向上を目指し、電圧印加条件の調査・検討を引き続き行う必要がある。
|
| 今後の研究の推進方策 |
まず、ゲート酸化膜破壊位置の制御性の向上を目指し、適切なゲート・ソース・ドレイン・基板への電圧印加条件の検討を引き続き行う。
また、電子ヒューズを用いた回路応用例として、1度だけ書き込み可能な不揮発メモリ（OTP ROM）の検討・設計も合わせて行う。本研究で提案する電子ヒューズは、ゲート酸化膜破壊の有無に加えてその破壊位置という情報を利用する為、ヒューズ当たりの情報量が多い。従って、提案する電子ヒューズを用いる事で、従来に比べて単位面積当たりの容量の大きいOTP ROMを実現することが出来る。この実現に対して、平成24年度に行った検討から以下の2点の問題がある事が分かった為、その対策を検討する。
(1) ゲート酸化膜破壊位置の制御には、ゲート・ソース・ドレイン・基板の4点を適切に制御する必要がある為、メモリセルの構造が複雑となり、その面積オーバヘッドは無視できない。そこで、提案電子ヒューズに適した回路構造の検討を行う。
(2) 情報を書き込む（ゲート酸化膜破壊を起こす）際は、高電圧を印加する為、高耐圧トランジスタを使うなどして制御回路系に影響を与えないようにする必要がある。しかし、平成24年度の検討から、ゲート酸化膜の破壊電圧が、高耐圧トランジスタの耐圧よりも高い事が分かった。そこで、トランジスタ2段積みにする等、トランジスタの種類を変えず耐圧を上げる回路工夫についても合わせて検討を行う。
|
| 次年度の研究費の使用計画 |
本研究では、実際の半導体チップ上での動作検証が必須である。チップ試作は、東京大学大規模集積システム設計教育研究センター（VDEC）を通して行い、3回程度の試作を行う予定である。試作回路の測定に際して、測定用具類が必要となる場合がある為、適宜購入を行う予定ある。また、研究の情報収集や研究成果発表を行う為に必要な経費の支出を予定している。
|
