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平成25年度は、平成24年度12月に65nm CMOSプロセスを用いて試作した提案PLL回路の測定を行い、提案手法によってセットリング時間を40%以上短縮できることを確認した。
当初の研究計画では平成24年度にLSIの設計・試作を行い、平成25年度に組み立て、測定評価を実施する予定であった。実際の研究もほぼ計画通りに進捗し、平成24年度末に試作LSIの納品、組み立てを実施し、平成25年度は測定評価と発展的な技術開発を実施し、実測によって提案技術の性能を確認した。
測定ではリセット（スリープ）状態において室温25度から±25度の温度変動を与え、保存された周波数制御値では確実に誤差が生じる環境で評価を行った。これにより、本研究課題の目的である、温度変動に依存せず高速立ち上げ可能なPLLが実現できたことを確認した。
また、より発展的なアイデアとして提案技術を周波数ホッピングに適応する方法の検討を行った。提案技術では周波数変動を正規化して温度依存を解消するため、任意の周波数への遷移を高速化することにも応用できる。試作LSIとFPGAを用いて実験を行い、提案手法によって平均1usでの周波数遷移が実現できることを確認した。
現在これらの評価結果をまとめ、国際学会IEEE ESSCIRC 2014に投稿中である。また、国際学会IEEE NEWCAS 2013においてPLL内部の発振回路と時間デジタル変換回路を用いた温度補償機構に関する発表を行った。
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