研究課題
１．低い電子障壁の発現機構の解明：フェルミレベルピンニング（FLP）変調の要となるアモルファス界面層（a-IL）の形成機構とFLP変調効果を説明できるモデルを構築した。ZrN/Ge界面に形成されるa-ILのみを抽出した後、金属/a-IL/Ge構造を作製した。その結果、金属の仕事関数によって障壁高さが変調できることを明らかにした。２．高品質ゲートスタックの低温形成：p-MOSFETのチャネル移動度の向上手段として、界面電荷補償モデルを提案している。このモデルを検証するため、Al/SiO2/GeO2/Geゲートスタックを用いて、Al堆積後熱処理（Al-PMA）効果を調べた。その結果、PMAによってAl原子がSiO2中を拡散して界面まで到達すると、AlがGeO2中に取り込まれこと、それに伴い正の界面トラップ電荷が低減し、負の酸化膜固定電荷が増加すること、が分かった。移動度が向上するPMA温度に於いて、界面電荷の総量がほぼゼロであることから、界面電荷補償モデルは妥当と考えられる。３．n-MOSの高性能化：ソース/ドレイン（S/D）にTiN/Geを用いたn-MOSFETでは、a-IL の厚さが約2 nmと薄いため、ソースからの電子の注入効率が悪く、S/D寄生抵抗が1400 Ωと大きい。この問題を解決するために、S/Dを埋め込み構造にして寄生抵抗を100 Ω迄低減することができた。４．p-MOSの高性能化：HfGe-S/Dのp-MOSFETでは、S/D寄生抵抗が300 Ωであった。S/DをPtGeに代えることにより、S/D寄生抵抗を50 Ω迄低減することができた。５．Ge-On-Insulator（GOI）基板の作製：Al2O3膜を原子層堆積したAl2O3/Ge基板と熱酸化したSiO2/Si基板とを貼り合せた後、Geを機械研磨と化学機械研磨により薄膜化する手法を確立した。
27年度が最終年度であるため、記入しない。
九州大学産学連携センター中島研究室
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