研究課題
平成27年度は、シミュレーションによる予備評価で得られた知見をもとに設計した細粒度PSU/ALUカスケーディングを行うプロセッサのチップ試作を行い、実チップによる電力評価と性能評価を行い、電力効率の向上を評価する予定であった。しかしながら、確実な動作が見込めるチップの設計が完了しなかったため、チップ試作は取りやめることとした。代替の研究として、実行ステージにおけるカスケーディングのためのデータパス複雑さ増大を抑えるため、実行ステージのカスケーディング用データパスを制限し、デコードステージにおいて命令を並び替えることで、カスケーディングの問題の1つである、実行ステージのデータパスの複雑さを軽減した。この内容について1件研究発表を行った。提案するプロセッサコアの他の要素の消費電力削減の試みとして、分岐先バッファ(BTB)の消費電力削減を2種類実施した。1つ目の手法はBTBの不要なアクセスをフィルタするものであり、2つ目の手法はBTBを命令キャッシュと統合することによるタグ削減を含む回路の簡略化によるものである。この内容について2件の雑誌論文発表を行った。また、新たに派生した低消費電力アーキテクチャ研究としては、イーサネットの物理層における消費電力削減を実施し、IOT方面へのアーキテクチャによる消費電力削減という応用への新たな出口を模索した。この内容について1件研究発表を行った。
すべて 2016 2015 その他
すべて 雑誌論文 (2件) (うち査読あり 2件、 謝辞記載あり 2件) 学会発表 (2件) 備考 (1件)
IPSJ Journal of Information Processing
巻: Vol. 24, No. 3 ページ: TBA
IEICE Transactions on Electronics
巻: Vol. E98-C, No. 7 ページ: 569-579
http://www.net.itc.nagoya-u.ac.jp/member/shimada/researches/architecture.html
