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ソフトエラーや製造時故障に高い耐性をもつデジタル回路として，ビット系列を用いて確率的に演算を行うストカスティックコンピューティングに基づく回路（SC回路）が注目されている．本研究では，SC回路そのものの低面積化，高速化，高精度化と設計手法の提案（テーマ1）と，SC回路におけるテスト手法と信頼性に主眼をおいた設計手法の提案（テーマ2）を行った．
テーマ1では，デジタルフィルタ回路に焦点を絞り，高精度かつ低面積な回路の設計手法を提案している．この手法では，演算に必要な乱数発生器を演算精度を落とすことなく共有する手法を提案した．さらに，デジタル回路を構成するマルチプレクサツリーの構造が演算精度に与える影響に着目し，回路面積を小さく保ったまま誤差を最小化する設計アルゴリズムを提案した．これらの成果は論文としてまとめ，昨年度に IEEE Transaction on Emerging Topics in Computing に投稿を行っていた．本年度はこの論文を適切に修正することで9月に採録されるに至った．また，SC回路の低面積化のために，SC回路とは別の同時に利用される回路を利用して乱数発生を行うことで，乱数発生器のオーバヘッドを削減する方法についても提案を行い，10月の国際ワークショップで1回発表を行った．
テーマ２では，故障時の高精度化を指向したアーキテクチャの提案を行っている．本年度は，ソフトエラーが発生した場合においても演算精度を落とさない方法の1つとして，状態割当を工夫する方法を提案している．この手法は面積や遅延のペナルティ無く，故障時の演算精度を高めることができる．この成果は，6月に国内研究会で発表，11月には国際ワークショップで発表を行った．
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