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一時故障に高い耐性をもつデジタル回路として，確率的に演算を行うストカスティックロジック（SL）が注目されている．本研究では，２つの観点から様々なストカスティックロジック回路の設計手法に関する研究を行った．１つの観点は，SL回路の高精度・低面積・高速化であり，3つの設計手法を提案した．例えば，提案したディジタルフィルタ回路設計法では，演算精度を保ったまま面積を従来の約1/3の回路を設計することができる．もう１つの観点は，信頼性であり，2つの設計手法を提案した．これらの手法では，積和演算や初等演算を行うSL回路の故障に弱い部分の故障耐性を高めることができる．
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