| 研究課題/領域番号 |
25420329
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| 研究機関 | 山梨大学 |
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研究代表者 |
小川 覚美 山梨大学, 総合研究部, 准教授 (40252168)
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| 研究期間 (年度) |
2013-04-01 – 2017-03-31
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| キーワード | センサ信号処理 / CMOS集積回路 / 差動容量型センサ / スイッチドキャパシタ回路 |
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| 研究実績の概要 |
平成２６年度の研究実施内容を以下に示す。まず、平成２５年度に集積化した試作チップが設計どおりの動作をしない原因を明らかにした。続いて、ディジタル出力型の差動容量型センサの信号処理回路の小型・低消費電力化に向けて性能を改善が期待される新しい容量・時間(C/T)変換回路を提案した。回路シミュレータHSPICEを用いたシミュレーションと試作回路によって動作確認を行った。0.18um CMOSプロセスパラメータを用いたシミュレーションによって、分解能が0.1%以下、消費電力が0.5mWとなることを示した。その結果を踏まえて提案回路の集積回路(IC)レイアウト設計を行い、VDEC(東京大学大規模集積化システム設計教育研究センター)をとおして0.18um CMOSプロセスでチップ試作を行った。レイアウト設計にミスがあったため信号処理回路全体は動作しなかったが、同一チップ上にTEG(Test Element Group)回路として試作した演算増幅器、コンパレータ、カレントミラー回路を用いてC/T変換回路を構成し、実験により特性を評価した。利得誤差が0.16 %、オフセット誤差がフルスケールの0.095 %、非直線性誤差が1.39%の結果が得られた。今後、レイアウト設計を見直し、再度試作集積化を試みる。
また、容量・周波数(C/F)変換回路についてはシミュレータを用いて設計を行っているところである。
平成２６年度の研究成果は、国際会議IEEE 57th International Midwest Symposium on Circuits and Systems (MWSCAS 2014)と、国内電気学会の部門大会、研究会、全国大会で発表された。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
3: やや遅れている
理由
平成２６年度は、平成２５年度に集積化した試作チップが設計どおりの動作をしない原因を明らかにした。性能の改善が期待できる新しいC/T変換を用いた差動容量型センサの信号処理回路を設計し、VDECをとおして0.18um CMOSプロセスで提案回路のアナログ部の試作集積化までを行った。ICレイアウト設計時にミスがあり、センサの信号処理回路全体としては動作しなかったが、TEGの構成素子を使って回路を試作し、実験評価を行うことができた。平成２６年度はC/T変換を用いた差動容量型センサの信号処理回路の設計・試作を優先して進めており、容量・周波数(C/F)変換を用いた信号処理回路については現在シミュレータを用いて設計を行っているところである。従って、容量・周波数(C/F)変換を用いた信号処理回路の設計・試作に当初計画よりも若干遅れを生じている。
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| 今後の研究の推進方策 |
今後は、平成２６年度はICレイアウト設計時のミスにより正常に動作しなかったC/T変換を用いた差動容量型センサの信号処理回路の試作を再度行う。また、遅れているC/F変換を用いた差動容量型センサの信号処理回路の設計・試作・評価についても平成２７年度に行う予定である。
平成２５年度、時間・ディジタル(T/D)変換回路のディジタル部にはFPGA(Field Programmable Gate Array)を用いることができないことがわかった。最終的に提案回路を集積化する際にはディジタル部も含めてアナログ・ディジタル混載チップにする必要がある。ICレイアウト設計時間の短縮という点からも、VDEC以外の集積回路の試作サービスの利用も検討する。
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| 次年度使用額が生じた理由 |
平成２５年度に旅費として国際会議出席のための経費が含まれていたが、国際会議への出席ができなかったため、その経費が平成２６年度の使用額となったのに加え、平成２５年度にディジタル部の設計にFPGAが利用できないことがわかったため、FPGA開発ツールの購入予定がなくなった。以上の理由により、次年度使用額が生じた。
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| 次年度使用額の使用計画 |
前年度未使用額500,000円を加えた次年度、平成２７年度の経費は、集積回路の試作及び試作回路の特性評価、国際会議と国内学会・研究会への旅費及び参加費、研究成果の投稿料に使用する予定である。
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