|
平成28年度の研究成果を以下に示す。ディジタル出力できる差動容量型センサの信号処理回路について低消費電力化と高精度化の観点から回路の改良を行った。改良された回路は、回路素子の非理想的な特性の影響を回路の動作の中で相殺することができるため、従来回路と比較して高精度化が可能である。また、オペアンプ、コンパレータ等の基本構成素子の低電力化設計によって従来よりも1/3程度の170uWまで低消費電力化ができることをHSPICEシミュレーションによって示した。低電力化設計によってコンパレータの伝搬遅延時間の増加、オペアンプのGB積の低下等が生じたが回路の精度への影響は小さく、低消費電力化とともに0.1%以上の分解能が得られることがシミュレーションによって示された。この提案回路は、平成28年度にVDEC(東京大学大規模集積化システム設計教育研究センター)をとおして0.18um CMOSプロセスで試作したチップの一部を用いて構成できるため実験的に動作の確認も行っている。
本研究対象のセンサの信号処理回路は、センサの容量比に比例した信号を出力するように構成されており、物理量の変化に対して線形出力が得られ、また周囲温度変化によるセンサの容量変化の影響を受けない。また、低消費電力で寄生容量の影響も受けないため、容量変化の小さいMEMS型の差動容量型センサとも一体化して小型集積化が可能である。得られた研究成果は、小型、低消費電力化が求められるバッテリー駆動のポータブル機器、また、複数のセンサを用いる計測システムの実現のために非常に有用である。
これまでの研究成果について、平成29年2月の国際会議IEEE 8th Latin American Symposium on Circuits and Systems (LASCAS 2017)で1件、3月の電気学会全国大会で2件の発表を行った。
|
