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1)ロバスト性を有する容量を使用しないニューロンモデル，誘導結合型セルラーニューラルネットワークの実装
ネットワーク全体回路の実装面積を削減するために，個々のニューロンモデルの細胞体部を構成しているコンデンサ2個の容量値を昨年度32fFまで削減し，VDEC(大規模集積回路設計教育センター)を通し0.18umCMOSプロセスルールを用い実装した．最終年度はさらなる小面積化および低消費電力化を目指し，寄生容量を使用することで，部品として容量を使用しないニューロンモデルを提案し，シミュレーションにて動作を確認した．そして，ロバスト性を持たせるための回路設計にも十分考慮し，モンテカルロ解析を行い，様々な条件の解析において高歩留まり率になることを確認した．そして，現在VDECを通して集積回路化を行っている．特に最終年度に提案したこのモデルは，P型MOSFETも使用しないよう改良を加えており，面積は従来のモデルが240um2に対し，約6割削減し，140um2とした．その結果，2.5mm角のICチップ上に約6万個実装可能である．さらに，実装を考慮し改良した結果，単体のモデルで約700uWで動作することを確認した．
なお，誘導結合型セルラーニューラルネットワークの実装は，高周波用シミュレータを使用し，誘導結合部の動作を確認し，現在，誘導結合部分のみVDECを通して実装中である．
2)仮想三次元構造の学習モデルを有するセルラーニューラルネットワークの実装
申請者は先に，パルスタイミングの時間差により学習状態が変化するSTDPの非対称型の特性とメキシカンハット型の特性を，一つの回路で得ることが可能なシナプス回路を提案している。昨年度，非対称型の特性を確認したのに続き，今年度は，メキシカンハット型の特性が得られるよう，VDECを通し0.18umCMOSプロセスルールを用い実装中である．
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