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本研究では、再構成可能デバイスのチップ間密結合による柔軟な性能拡張性を有する再構成可能システムの実現に向けて、アーキテクチャ開発環境と動作検証環境の構築に取り組んだ。具体的には、以下に示す項目について研究開発を行った。特定アプリケーションドメイン向け粗粒度再構成可能アーキテクチャの開発環境を構築し、アーキテクチャ探索を大幅な効率化を図った。チップ間密結合型粗粒度再構成可能アーキテクチャのFPGAプロトタイピング手法を提案し、その動作検証環境を構築した。また、高負荷高性能演算実行時のFPGAにおいて、負荷状況が回路性能に与える影響について、実験的評価によって定量的に明らかにした。
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