本研究は、微小神経電位計測電極アレイのための超高密度信号処理回路(アンプやAD変換器などから成るアナログフロントエンド:AFE)のアレイ化実現に向けた回路技術の創出を目的としており、特に、低電力化・小型化に焦点を当て研究開発を推進するものである。 従来のAFEは、製造ばらつきに起因する誤差を除去するための補助回路が必要であり、これが低電力化・小型化の妨げとなっていた。本研究では、アンプ回路中のトランジスタを分割し適応的に最適な組合せに再構成されるアーキテクチャを新規に開発し、チップ試作を通じてその有効性を確認した。 また、AD変換器の検討に関しては、内部で利用される重要な要素回路である比較器の高精度化に取り組み、AD変換器の精度(オフセット電圧)を4倍以上改善する「時間領域信号処理」を適用したキャリブレーション手法を提案し、チップ試作・評価を通じてその有効性を確認してきた。 さらに、前年度から前倒しで設計・検討を進めてきたADCや電源回路等も統合した、アレイ型AFEシステム・オン・チップ(SoC)の開発に関しては64ch AFEアレイを設計・チップ試作している。 以上の要素技術開発からシステム開発までを通じて、(1)時間領域アナログ信号処理技術と(2)データ圧縮技術に関する新たな研究の展開を見出したこともひとつの成果であり、脳神経電位計測SoCのさらなる高機能化、高性能化、応用実験に向けて取り組むことが期待される。
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