| 研究課題/領域番号 |
26220904
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| 研究機関 | 横浜国立大学 |
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研究代表者 |
吉川 信行 横浜国立大学, 大学院工学研究院, 教授 (70202398)
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| 研究分担者 |
藤巻 朗 名古屋大学, 工学研究科, 教授 (20183931)
日高 睦夫 国立研究開発法人産業技術総合研究所, エレクトロニクス・製造領域, 招聘研究員 (20500672)
山梨 裕希 横浜国立大学, 大学院工学研究院, 准教授 (70467059)
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| 研究期間 (年度) |
2014-05-30 – 2019-03-31
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| キーワード | 超伝導材料・素子 / 先端機能デバイス / 超高速情報処理 / デバイス設計・製造プロセス / 低消費電力 / ジョセフソン集積回路 / 断熱回路 / 可逆回路 |
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| 研究実績の概要 |
横浜国立大学では、断熱型量子磁束(AQFP)回路の動作周波数、消費エネルギー、誤り率の評価を行うとともに、AQFP回路の大規模集積化に向けて各種演算コンポーネント回路の動作実証を行った。各回路の励起電流の高周波数での供給方法を検討し、AQFPの回路の3GHzでの動作実証とビット誤り率の評価を行った。また、2000接合規模のAQFP回路において、回路の消費エネルギーを測定し、１ゲートあたりの消費エネルギーとして2 x 10-21Jの実測値を得た。この値は、従来のAQFP回路に対して５分の１の消費エネルギーである。更に、これまでに構築したAQFP回路のセルライブラリならびに、論理機能記述、論理合成、論理シミュレーション、自動配置配線で構成される一連のトップダウン統合設計環境を構築し、統合設計環境の効率化を図った。また、これらの設計基盤技術を用いて、マイクロプロセッサシステムの構成要素であるALU、桁上げ先見加算器、レジスタファイル等の各種コンポーネント回路の動作実証を行った。
名古屋大学では、キュリー点が100K程度の強磁性体PdNiを記憶媒体とするマトリクスメモリの設計・試作を行った。書き込みは、強磁性体パターンの近傍に配置した制御線によって行い、読出しは3入力AND機能を持つAQFPで読み出す。実験では、読出しの誤り率が多い状況である。一方、初期位相がπだけずれる磁性ジョセフソン接合を利用した新しいタイプのメモリを考案し、その試作も行った。
産業技術総合研究所では、ジョセフソン接合臨界電流密度10 kA/cm2のプロセスを用いて16ビットMUXや4ビットALU等の各種AQFP回路を作製し、設計された回路の正常動作と十分な動作マージンを確認した。またゲート層を上下二段に重ねたダブルゲートプロセスのレイアウト上の問題点を発見し、歩留まり向上の指針を得ることができた。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
1: 当初の計画以上に進展している
理由
AQFP回路の消費エネルギーの実験的評価については、2000接合規模の回路を用いてシミュレーション結果と一致する2 x 10-21Jの実測値を得た。大規模AQFP回路の設計環境の構築については、論理機能記述からレイアウト生成を行うトップダウン設計環境を構築することができた。また、これらの設計環境を用いてマイクロプロセッサの各種コンポーネント回路を設計し、それらの動作を実証した。更に、１ビットAQFPマイクロプロセッサを設計・試作し、初めて断熱型マイクロプロセッサの動作実証に成功した。以上により、AQFP回路の研究において当初の計画以上の進展が見られたと考える。
強磁性体パターンを利用したメモリでは、PdNiのキュリー温度の低減化とAQFPとの結合の強化が必要である。前者は、Niの組成比を下げることで、後者は強磁性パターンとAQFPを物理的に近づけることで、解決できると考えており、現在その点に注力した研究を行っている。また、技術的により難しいと考えていたπ接合を用いたメモリは、接合作製技術が確立できたことから、むしろ容易に多ビット化できる見込みを得た。現在は1ビットであるメモリを、当初の目標通りH30年度には16ビットに拡張できるものと考える。
横国大が設計した各種AQFP回路の試作を重ねることで、AQFP回路作製プロセスの制御性、信頼性を向上目の目標を達成できた。昨年度懸案となっていたダブルゲートプロセスにおけるAQFP回路誤動作の原因を明らかにすることができ、回路歩留まりの向上に貢献することができた。
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| 今後の研究の推進方策 |
これまでに動作を実証したAQFPマイクロプロセッサコンポーネント回路を統合し、マイクロプロセッサシステム全体の動作実証を試みる。それらの動作スピードと消費エネルギーの評価を行い、AQFP回路技術の有効性を示す。
拡張性の高いπ接合を用いたメモリのAQFP出力による書込み、AQFPによる読出しを年度当初に実施し、その後、4x4もしくは2x8の16ビットメモリの実証を目指す。またその実証を通して見積もられる消費電力等から、メモリの有用性の評価を行う。
H29年度までに開発したジョセフソン接合層を含むゲート層を上下二段に重ねた3次元超伝導回路プロセスの最適化を行い、このプロセスを用いて本課題の最終目標である3次元AQFPプロセッサの高速動作実証のためのデバイス作製を行う。また、評価回路を用いて3次元超伝導回路プロセスの制御性や歩留まりの評価を行う。
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