研究課題
平成27年度に試作評価した回路を、65nm SOTBテクノロジを対象に再設計し、実チップとして実装した。具体的には、極低電圧で安定的に動作するセルベースの完全ディジタルメモリを再設計し、プロセッサチップのキャッシュメモリおよびスクラッチパッドメモリとして試作した。メモリの定常消費エネルギーを削減するためにより細粒度のクロックゲーティング回路とシグナルゲーティング回路を組み込んだ。また、プロセッサの動作時の動的消費エネルギーと静的消費エネルギーを個別に計測するためのパフォーマンスカウンタとリークモニタをプロセッサチップに集積した。試作したチップは専用の評価ボードを用いて動作検証を行い、0.3V～1.2Vまでの広い電源電圧動作範囲で正常に動作することを確認した。平成27年度に構築した最小エネルギー動作点の理論と動的電圧調節アルゴリズムが実プロセッサでも適用可能であることを実測により確認した。関連する成果により、IEEE International System-on-Chip Conference Best Paper Award、IEEE CEDA All Japan Chapter Young Researcher Award、および情報処理学会SLDM研究会優秀論文賞の３つの賞を受賞した。最小エネルギー動作点はチップの動作温度、動的エネルギー、静的エネルギーから簡単に特定できることを解析的に示した。また、オンチップパフォーマンスカウンタを用いた動的エネルギー推定法とオンチップリークモニタを用いた静的エネルギー推定法を考案した。上述の最小エネルギー動作点の理論と動的電圧調節アルゴリズムに基づき、オンチップ温度センサ、オンチップパフォーマンスカウンタ、およびオンチップリークモニタを用いた正確な最小エネルギー動作点追跡手法を明らかにした。
28年度が最終年度であるため、記入しない。
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すべて 雑誌論文 (1件) (うち査読あり 1件、 謝辞記載あり 1件) 学会発表 (8件) (うち国際学会 5件、 招待講演 1件)
IEICE TRANSACTIONS on Fundamentals of Electronics, Communications and Computer Sciences
巻: vol E99-A , no 12 ページ: 2463-2472
10.1587/transfun.E99.A.2463
