| 研究課題/領域番号 |
26280014
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| 研究機関 | 京都大学 |
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研究代表者 |
佐藤 高史 京都大学, 情報学研究科, 教授 (20431992)
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| 研究分担者 |
廣本 正之 京都大学, 情報学研究科, 助教 (60718039)
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| 研究期間 (年度) |
2014-04-01 – 2017-03-31
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| キーワード | 大規模アレイ回路 / 経時特性変化 / モデル化 |
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| 研究実績の概要 |
半導体デバイスの長期信頼性を左右する代表的な劣化モードの一つである負バイアス温度不安定性（NBTI）に関し、NBTIによるデバイス特性の変動の効率的な測定を可能とするアレイ回路を提案した。提案回路により、1 チップ上に約4000個という多数のデバイスを搭載し、並列にストレス電圧印加を行いながら閾値電圧の測定を行なえるようになり、測定時間の大幅な短縮とデバイスごとの経時特性変化の差違を統計的に観測することが可能となった。試作チップの測定データより、NBTI による閾値電圧変動の標準偏差は、チャネル面積に反比例するモデルで表されることを明らかとした。
界面トラップでのキャリア捕獲・放出によりデバイスの閾値が離散的な値をとって過渡変動する現象として観測されるランダムテレグラフノイズ(RTN) は、BTIの主要な原因であると考えられている。BTIによる回路特性の経時的変動の予測に向けて、まず、RTNによる回路特性変動を高速に予測する方法を検討した。従来、長時間を要していたモンテカルロ法による回路不良確率計算を高速化するため、1) 仮説空間を動きまわるサンプル粒子を使って重点的サンプリングで必要となる代替分布を推定する手法と、2）これらのサンプルを用いて2クラス識別器を構成し回路シミュレーション回数を削減する手法、を組合せて用いる新たな手法を提案した。SRAMメモリセルの不良確率計算を例として提案手法を評価した所、従来手法と比較して約15倍の高速化が達成できた。本手法により、デバイス特性の経時変動と回路特性の変動を結びつけることが可能となる。
また、オンチップでの小振幅・高速な閾値変動の観測に向けて、専用のオンチップA/D変換器の回路方式検討を実施し、その結果に基づいて回路設計を行った。今後、試作したチップの測定を実施する。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
1: 当初の計画以上に進展している
理由
従来の BTI 測定回路では、被測定デバイス数を増加させると、スイッチ回路の漏れ電流等により測定精度が劣化する課題があった。このため、1チップあたりに搭載できるデバイス数には制約があった。今年度の成果では、約4000デバイスを1チップに集積することを可能としたことにより、閾値変動の統計的性質を明らかにできたためである。
また、ランダムテレグラフノイズによるデバイスの特性変動モデルが与えられた際に、メモリ回路の動作にどの程度の影響があるかを、高速に計算するアルゴリズムを与えることができた。今後、BTI によるデバイスの特性変動モデルが与えられた場合の、回路特性への影響を検討する上で、大いに参考となる成果である。
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| 今後の研究の推進方策 |
本研究課題は、当初の計画どおり、または一部それを超えて順調に進展している。したがって、当初の計画におおむね従い、以下の方針で研究を推進する。
(1) 回路試作により、特性劣化の本格的な測定を行う。また、先端プロセスを用いて、A/D 変換器をオンチップに組み込む新回路の試作と測定を並行して行う。
(2) デバイス毎の経時特性変動のばらつきを表現できる統計的モデルを作成する。その際に、多数デバイスの測定を誤りなく、効率良く実行するため、一連のバイアス印加系列をプログラム言語等で明確に記述できる測定環境を構築する。
(3) デバイス毎の経時特性変動モデルに基づいて、より大きな規模の回路レベルでの特性変動を予測する方法の確立を目指す。
ただし現状では、微細プロセスを用いて先行的に行った試作において、一部、動作不具合と考えられる現象があった。(1) 微細トランジスタを用いたことによってリーク電流がシミュレーションで想定した以上に大きくなったこと、または (2) 回路実装そのものの誤り、の二つの可能性があるが、回路が大規模であることにより原因の特定に至っていない。早急に原因究明を行い、回路上の対策を施した試作を実施したいと考えている。
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| 次年度使用額が生じた理由 |
本研究課題に応用すべく先行的に試作・測定していたテストチップにおいて、一部、動作不具合が懸念される現象が見られた。不具合の可能性を完全になくしチップを確実に動作させるよう、原因究明と新規回路の設計検証期間を確保した。その間に、新しく安価な65nmプロセスの試作サービスが開始されることとなった。検証時間を確保しつつ、予定していた最先端プロセスでの設計に加えて65nmプロセスの活用による複数回の試作・測定とを行い、異なるプロセス間で同設計条件のデバイスを比較することが可能となり、研究の一層の進展が期待されたため。
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| 次年度使用額の使用計画 |
動作不具合と考えられる現象の原因究明と設計改善を確実に行い、先端プロセスと65nmプロセスを用いてテストチップの設計・製造を行うことを予定している。
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| 備考 |
研究室webページ（http://www.pass.cce.i.kyoto-u.ac.jp/）において随時掲載している。
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