研究課題
回路試作を行うとともに、既存の試作チップの測定結果と合わせて特性劣化のモデル検討を行った。長時間のストレス電圧をトランジスタに印加する際に観測されるしきい値変動について、複数のモデルを用いて評価した。その結果、しきい値劣化を永続成分と回復可能成分とに分離し、それぞれの成分が異なるメカニズムにより生じていると考えることで実測結果がよく表せることを見出した。また、回路設計においてデバイス劣化の影響を適切に考慮するため、ばらつきと劣化を考慮する高速なタイミング解析およびタイミング歩留まり解析の手法について検討した。さまざまなばらつき成分を扱う高次元のモンテカルロ解析は特に困難な問題として知られているが、Line sampling と呼ばれる手法を応用し、劣化をばらつき変数の一つとして扱うことにより、回路シミュレータを用いる正確なタイミング歩留まり解析を実現した。さらに、ディジタル回路の設計フローで広く用いられている静的タイミング解析（STA）の概念を拡張して、劣化を考慮できる新たなSTA手法を提案した。提案手法により、プロセッサなどの大規模回路に対してデバイス劣化を考慮したタイミング解析を現実的な時間で行うこと、回路内で劣化が早く進み故障の起こりやすい論理ゲートを指摘すること、等が可能となった。さらに回路設計時に回路中のデバイス劣化によるタイミングエラーを未然に防止するよう故障の起こりやすい論理ゲートの劣化を緩和する手法を検討した。劣化の進みやすい論理ゲートの上流のゲートを改変し、回路が動作しないタイミングに合わせてリカバリ信号を与えて劣化を回復する。回路オーバヘッドが小さくできるよう、改変するゲート数を最小化しつつタイミング違反を防止する設計手法を考案することで回路動作中の劣化回復を実現し、回路寿命を延ばすことが可能となった。
28年度が最終年度であるため、記入しない。
発表論文の成果概要について平易にまとめている．
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IEEE Transactions on Very Large Scaspple Integration (VLSI) Systems
巻: 印刷中 ページ: 印刷中
10.1109/TVLSI.2017.2687762
IEICE Transactions of Fundamentals on Electronics, Communications and Computer Sciences
IEEE Transactions on Very Large Scale Integration (VLSI) Systems
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Journal of Electronic Testing: Theory and Applications (JETTA)
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10.1007/s10836-016-5614-0
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences
巻: 99-A ページ: 1400-1409
10.1587/transfun.E99.A.1400
巻: 99-A ページ: 1390-1399
10.1587/transfun.E99.A.1390
http://www.pass.cce.i.kyoto-u.ac.jp/
