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2017 年度 実績報告書

高速に再構成可能なインデックス生成回路の設計に関する研究

研究課題

研究課題/領域番号 26330072
研究機関明治大学

研究代表者

笹尾 勤  明治大学, 理工学部, 専任教授 (20112013)

研究期間 (年度) 2014-04-01 – 2018-03-31
キーワード国際研究者交流、米 / 線形関数 / 関数分解 / ルータ / 5 CAM(連想メモリ) / インデックス生成関数 / パターンマッチング / 書き換え可能回路
研究実績の概要

連想メモリ(Content Addressable Memory:CAM)は、インターネットのルータ、パターンマッチング、コンピュータのキャッシュメモリ等で広く用いられている。CAMを用いると高速にパターンマッチングを実行可能であるが、CAMは高価であり消費電力も大きい。CAMの機能をモデル化したものがインデックス生成関数である。申請者は、インデックス生成関数を汎用メモリと僅かなハードウエアを用いて実現する方法(IGU)を開発した。IGUを用いると、従来実現が困難であった大規模なCAMを、安価な汎用メモリを用いて実現できる。しかし、IGUの内容を高速に変更する方法は、知られていなかった。本研究は、1個あるいは複数個のIGUを用いて大規模な連想メモリを高速に更新する方法を開発する。本年度の主要成果は以下の通りである。1)インデックス生成関数を複数のIGUで実現する方法を開発した。
本結果は、多値論理国際シンポジウム(ISMVL-2016 )に掲載された。また、その研究を
発展させて、学会論文誌に投稿し、採録された。2)高速更新法に関する国際特許をJSTの支援を受け申請した。PCT出願中のものを、米国への移行手続きを行い、米国特許として受理された。3)インデックス生成関数の分解という新しい研究テーマを開発し、科研の新しプロジェクトとして申請し採択された。 一部の成果を、IWLS-2017で発表し、それを発展させた研究が単行本に採録された。 この方法は、イデックス生成関数をメモリのみで実現する際に有用である。 4)海外から共同研究者を招聘し、インデックス生成関数の分解に関して理論的な研究を行った。

  • 研究成果

    (16件)

すべて 2018 2017 その他

すべて 国際共同研究 (1件) 雑誌論文 (3件) (うち国際共著 1件、 査読あり 3件) 学会発表 (8件) (うち国際学会 5件、 招待講演 1件) 図書 (2件) 備考 (1件) 産業財産権 (1件) (うち外国 1件)

  • [国際共同研究] Naval Postgraduate School(米国)

    • 国名
      米国
    • 外国機関名
      Naval Postgraduate School
  • [雑誌論文] A Fast Updatable Implementation of Index Generation Functions Using Multiple IGUs2017

    • 著者名/発表者名
      SASAO Tsutomu
    • 雑誌名

      IEICE Transactions on Information and Systems

      巻: E100.D ページ: 1574~1582

    • DOI

      https://doi.org/10.1587/transinf.2016LOP0001

    • 査読あり
  • [雑誌論文] A Balanced Decision Tree Based Heuristic for Linear Decomposition of Index Generation Functions2017

    • 著者名/発表者名
      NAGAYAMA Shinobu、SASAO Tsutomu、T. BUTLER Jon
    • 雑誌名

      IEICE Transactions on Information and Systems

      巻: E100.D ページ: 1583~1591

    • DOI

      https://doi.org/10.1587/transinf.2016LOP0013

    • 査読あり / 国際共著
  • [雑誌論文] A Method to Detect Bit Flips in a Soft-Error Resilient TCAM2017

    • 著者名/発表者名
      Syafalni Infall、Sasao Tsutomu、Wen Xiaoqing
    • 雑誌名

      IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems

      巻: - ページ: 1~1

    • DOI

      10.1109/TCAD.2017.2748019

    • 査読あり
  • [学会発表] Analysis of cyclic row-shift decompositions for index generation functions2018

    • 著者名/発表者名
      J. T. Butler and T. Sasao,
    • 学会等名
      The 21st Workshop on Synthesis And System Integration of Mixed Information Technologies
  • [学会発表] A Method to identify affine equivalence classes of logic functions2018

    • 著者名/発表者名
      T. Sasao, K. Matsuura and Y. Iguchi
    • 学会等名
      The 21st Workshop on Synthesis And System Integration of Mixed Information Technologies
  • [学会発表] Netlist conversion from costumer logic interface format (CLIF) to Verilog for legacy circuits,2018

    • 著者名/発表者名
      I. Syafalni, K. Wakasugi, Y. Tongxin, T. Sasao and X. Wen,
    • 学会等名
      The 21st Workshop on Synthesis And System Integration of Mixed Information Technologies
  • [学会発表] Index generation functions: Minimization methods2017

    • 著者名/発表者名
      T. Sasao
    • 学会等名
      International Symposium on Multiple-Valued Logic
    • 国際学会 / 招待講演
  • [学会発表] A random forest using a multi-valued decision diagram2017

    • 著者名/発表者名
      H. Nakahara, A. Jinguji, S. Sato and T. Sasao
    • 学会等名
      International Symposium on Multiple-Valued Logic
    • 国際学会
  • [学会発表] An exact optimization algorithm for linear decomposition of index generation function2017

    • 著者名/発表者名
      S. Nagayama, T. Sasao, and J. T. Butler,
    • 学会等名
      International Symposium on Multiple-Valued Logic
    • 国際学会
  • [学会発表] On affine equivalence of logic functions2017

    • 著者名/発表者名
      T. Sasao and M. Maeta,
    • 学会等名
      International Workshop on Logic and Synthesis
    • 国際学会
  • [学会発表] Probe location checker for IC physical verification2017

    • 著者名/発表者名
      I. Syafalni, K. Wakasugi, and T. Sasao
    • 学会等名
      2017 IEEE TENCON
    • 国際学会
  • [図書] Further Improvements in the Boolean Domain2018

    • 著者名/発表者名
      Jon T. Butler and T. Sasao
    • 総ページ数
      536
    • 出版者
      Cambridge Scholars Publisher
    • ISBN
      978-1-5275-0371-7.
  • [図書] Advance of Logic Synthesis2017

    • 著者名/発表者名
      T. Sasao and J. T. Butler
    • 総ページ数
      232
    • 出版者
      Springer
    • ISBN
      978-3-319-67294-6
  • [備考] Welcome to LSI-CAD

    • URL

      http://www.lsi-cad.com

  • [産業財産権] Content addressable memory, an index generator, and a registered information update method2018

    • 発明者名
      Tsutomu Sasao
    • 権利者名
      Meiji University
    • 産業財産権種類
      特許
    • 産業財産権番号
      US9865350
    • 外国

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公開日: 2018-12-17  

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