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半導体プロセスの微細化に伴って、チップの信頼性が回路設計における大きな問題となりつつある。そのため、本研究は将来グリーンンITを実現する高速・低消費電力LSIに向け、ディペンダブルLSI設計技術の研究開発を行う。平成26～27年度では、主に、①タイミングエラー予測・回避回路設計技術、と②タイミングエラー予測精度を向上させる技術を提案した。平成28年度には、これまでの研究成果を基づいて既存設計の問題点を解決することを加え、ソフトエラーによる信頼性の低下を防ぐLSI設計技術並びに本研究課題の応用研究を実施した。特に、以下のように研究を遂行した。
①ソフトエラーによる信頼性の低下を防ぐラッチ設計の研究を行った。従来多重化による耐ソフトエラー設計の問題点を解決し、小面積・低消費電力な耐ソフトエラーラッチを提案した。既存研究と比較して、最大で80.52% の電力削減を達成した。
②昨年度提案したTBFFを利用し、最適なTBFF挿入アルゴリズムを提案した。大規模な商用プロセッサ回路への適用を行い、通常回路と比較して最大68.2%のクロック周期短縮と最大65.3%の処理時間削減を確認した。
③回路のエネルギーを最小化するために、定格電圧より低い電圧で回路を動作させ、エラー予測によるDVS回路を提案した。そこでエラー予測回路によるチェックポイントで演算に時間のかかる場合のタイミングエラーの予測を行う。エラー予測信号が立ち上がった際には、演算終了時のレジスタでタイミングエラーが発生する可能性が高い為、分割点以降の回路を昇圧することにより、動作を高速化させることでタイミングエラーの回避を行う。32-bit RCAとISCAS85ベンチマークに提案回路の実装を行った。最大62%の消費エネルギーの削減が可能である。最後に、大規模回路へ実装し、実チップ試作・FPGAを通して提案設計技術全体を実証した。
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