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2017 年度 実績報告書

新世代ナノ集積回路のための多重複合型製造後調整の理論と設計

研究課題

研究課題/領域番号 26420303
研究機関北陸先端科学技術大学院大学

研究代表者

金子 峰雄  北陸先端科学技術大学院大学, 先端科学技術研究科, 教授 (00185935)

研究期間 (年度) 2014-04-01 – 2018-03-31
キーワード集積回路 / デジタル回路 / クロックスキュー / 製造ばらつき / 信号伝搬遅延 / 設計最適化 / 製造歩留り / 基盤バイアス
研究実績の概要

本研究課題は,集積回路の製造ばらつきによる動作タイミング誤りの問題に対して,製造後の個別チップに対するフリップフロップへのクロック到着時刻調整(CST)と基盤バイアス電圧調整による信号伝搬遅延量調整(BBT)を連携させた多種複合的動作調整(PMT)により,ばらつきを克服して性能向上を実現する技術の確立を目的としたものである.
期間延長した平成29年度においては,製造後調整を考慮したデータパス回路合成手法ならびに製造後の調整アルゴリズムについて,手法の改善と追加実験を行って,それぞれの手法の完成度を高めると共に,それら成果を学会発表している.また,研究期間全体を通した成果は次のようにまとめられる.
1.デジタル集積回路における計算処理の中核となるデータパス回路を対象にしたBBT・CST同時最適化手法を確立した.この手法は,回路構造とBBTに依存した信号遅延量が決めるスキュー制約グラフ上のクリティカルサイクルがCSTによって達成される性能限界を決める点に注目し,クリティカルサイクルを緩和するBBTを繰り返すことで,高性能化のためのクロック到着時刻調整量・基盤バイアス電圧調整量同時最適化を達成するものである.
2.PMTを製造後の個別チップへ適用するためのテストと調整量決定手法を開発した.実際の集積回路では製造ばらつきだけでなく,動作環境や電源雑音等により動作時ばらつきが存在し,それらに対処するためのタイミング・マージン付き調整量決定法を開発している.
3.PMT適用を前提として,適用後の回路性能を最大化する新しいデータパス回路合成問題に取り組み,データパス回路の高位合成の枠組みと連動した最適化手法を開発し,計算機シミュレーションにより回路性能の向上を確認している.

  • 研究成果

    (3件)

すべて 2018 2017

すべて 雑誌論文 (3件) (うち査読あり 1件)

  • [雑誌論文] Register Binding in Datapath Synthesis Considering Post-Silicon Skew Tunability2018

    • 著者名/発表者名
      Kazuho Katsumata, Junghoon Oh, Mineo Kaneko
    • 雑誌名

      Proceedings of the Workshop on Synthesis And System Integration of Mixed Information Technologies

      巻: SASIMI2018 ページ: 232-237

  • [雑誌論文] Margin Aware Timing Test and Tuning Algorithm for Post-Silicon Skew Tuning2017

    • 著者名/発表者名
      Mineo Kaneko
    • 雑誌名

      Proceedings of IEEE 60th International Widwest Symposium on Circuits and Systems

      巻: MWSCAS2017 ページ: 1244-1247

    • 査読あり
  • [雑誌論文] A General Model of Timing Correction by Temperature Dependent Clock Skew2017

    • 著者名/発表者名
      Mineo Kaneko
    • 雑誌名

      IEICE Technical report on VLSI Design Technology

      巻: VLD2017 ページ: 183-188

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公開日: 2018-12-17  

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