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平成27年度に試作評価した回路を、65nm SOTBテクノロジを対象に再設計し、実チップとして実装した。具体的には、メモリの定常消費エネルギーを削減するための細粒度のクロックゲーティング回路とシグナルゲーティング回路を組み込んだ。
１）メモリのビットセルとなるDラッチ回路の最小高さを規定する要因を明らかにした。前年度に構築した最低動作電圧の評価環境を用いて、様々なDラッチ回路のトポロジとゲートサイズを探索し、十分な歩留まりを達成した上でセルの高さを最小にするメモリ回路の要素セルを設計した。65nm SOTBプロセステクノロジで試作したオンチップメモリは0.3V～1.2Vまでの広い電源電圧動作範囲で安定して正常に動作することを確認した。
２）前年度に考案した、書き込みに必要な最小限の回路だけを稼働させるメモリ書き込み方式を実チップとして実装し、消費エネルギーの大幅な削減を実チップ測定により確認した。また、複数のビットセルにまとめてクロックを供給することによりクロックバッファ回路の電力を削減する回路をチップとして実装し面積効率の改善を確認した。
３）前年度に考案した、メモリセルと読み出し回路の面積を低減する回路方式を実チップとして実装した。設計ルールが許容する最小の高さのラッチセルと論理セルのレイアウトを設計することにより省面積化を実現した。さらに、複数ビットを統合したマルチビットラッチを設計することによりメモリの実装面積を削減した。
試作したメモリ回路の実測評価を行った。評価の結果、平成27年度に試作したメモリ回路と比較して大幅なエネルギー効率改善と面積効率改善を確認した。これらの成果により、DAシンポジウム2016 最優秀ポスター賞および第6回 IEEE SSCS Japan Chapter VDEC Design Awardを受賞した。また、論文誌に2件の論文を投稿済みである。
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