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現在のFPGAよりも高性能で低電力性に優れることを目指した，ビットシリアル・ゲートレベルパイプラインに基づく，多数のセルから構成される新しい細粒度リコンフィギャラブルVLSIのアーキテクチャの研究開発を行った．ハードウェアリソースの徹底活用を目指し，2入力マルチプレクサを用いたマルチプレクサロジックブロックを構成し，これを用いて任意の論理関数を従来よりも大幅に少ないハードウェアリソースで実現できる構成方式を考案した．実用上は入力変数を入れ替えても同じ出力値となる対称関数の実現が多いため，入力の線形加算の利点を活用したマルチプレクサロジックへの拡張も導入することができた．これにより電流モード線形加算を活用した差動対を用いた多値集積回路としての構成の利点も見出すことができた．また，マルチプレクサを用いてラッチ機能が容易に実現できることに着目し，論理動作のみではなく記憶要素としても動作するようプログラム可能なロジックインメモリのセルを提案することができた．さらに，細粒度リコンフィギャラブルVLSIにおいては，効率よく任意の論理関数を実現できるようにセル間の接続を行える相互接続網が重要であるが，セル間の相互接続として，8近傍メッシュネットワーク及びXネットにより複数個のセルを木構造に接続し，任意の論理関数を細粒度リコンフィギャラブルVLSIへ効率的にマッピングできることを明らかにした．マルチプレクサロジックにより，任意の論理関数を従来のFPGAと比較して，大幅に少ないマルチプレクサ数で実現できることを示した．今後は，ラッチ機能を活用したマッピングの実例とその利点の評価，およびビットシリアル形演算回路の体系的設計方法について検討する必要がある．
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