| 研究課題/領域番号 |
26700003
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| 研究機関 | 東北大学 |
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研究代表者 |
鬼沢 直哉 東北大学, 学際科学フロンティア研究所, 助教 (90551557)
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| 研究期間 (年度) |
2014-04-01 – 2018-03-31
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| キーワード | 確率的演算 / ニューラルネットワーク / Internet of Things (IoT) / 検索ハードウェア / 連想メモリ |
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| 研究実績の概要 |
本年度は，大規模かつ実用的なデータパターン検索が可能なハードウェアアルゴリズムの考案及びその性能評価を行った．昨年度はデータパターンが小規模かつランダムなデータを想定していたが，実際のデータベースはデータの偏り（文字列の偏り等）があるため，データの偏りがあっても正しい検索が可能になるハードウェアアルゴリズムの拡張を行った．従来まではSCNの記憶に用いるエッジの重みは2値に限定していたが，重みを多レベルに持たせるMultiple-Valued SCN (MV-SCN)を考案した．重みを多レベルにすることで，偏りがあるデータを記憶する場合でも，同じエッジに複数パターンを記憶することが出来るため，ランダムなデータを用いる場合と比較して検索能力を高いままに保つことが出来る．
一方でエッジの重みを2値から多値に変更するとハードウェア量（メモリ量）が増加するオーバーヘッドも考えられたが，実際に偏りのあるデータパターンを記憶させた際，提案のMV-SCNでは高々4値程度で高い検索能力を達成出来ることをソフトウェアシミュレーションにより示した．ハードウェア評価としてTSMC 65nm CMOSプロセスを用いて従来方式及び提案方式を回路設計・評価を行った．性能評価をフェアに行うため，従来方式は2倍のメモリ量を使うことで，提案方式と同等のメモリ容量を用いた．その結果，提案方式は従来方式と比較して10%程度の回路面積の削減を達成しつつ，検索のエラー確率を従来方式と比較して一桁以上削減させることに成功した．この成果は IEEE JETCAS, vol. 6, no. 1, pp. 13-24, 2016に掲載された．
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
本年度は，IPパケット処理を対象とした大規模かつ具体的なデータパターンの検索が可能なハードウェア向きアルゴリズムの考案およびそのハードウェア評価を行い，その有用性を示した点は概ね研究計画通りに進んでいる．現在は，本年度提案を行ったMV-SCNを元にField-Programmable Gate Array（FPGA）上での大規模なデータパターン検索処理システムを実装している段階である．
一方で，元々想定していたIPパケット処理におけるワイルドカード処理は，SCNにおいてはハードウェア処理量が大きくなってしまう問題が見つかったため，現在それを改善するためのアルゴリズムを考案している段階である．また同時に，SCNがワイルドカード処理に適さない結果も考慮して，SCNに適した別のIPパケット処理アルゴリズムを模索している．
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| 今後の研究の推進方策 |
最終的なゴールである，提案SCNのチップ実装及びその低消費電力性を示すために，TSMC 65nm CMOSプロセスを用いたチップ設計・試作を行う予定である．TSMC 65nmプロセスは現在でも様々な国際学会発表・論文で用いられるプロセスであり，アカデミックレベルで扱える中で最先端の一つである．本研究者は既にTSMC 65nm CMOSプロセスでの試作経験があるため，設計ライブラリの整備なども含めて準備が整っている段階である．
予算規模から試作出来るサイズは2mm角程度となるため，提案SCNのコアとなる部分のみを試作する予定である．IPパケット処理システム全体の評価としては，システムレベルシミュレーション（System C）やFPGAを用いる予定である．
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| 次年度使用額が生じた理由 |
計画では大規模Field-Programmable Gate Array (FPGA)(Aldec社HES-7 XV2000)を購入予定であったが，提案回路の実装規模が想定よりもコンパクトに実現できることがわかったため，中規模FPGAであるXilinx社Virtex-7に変更し購入した．そのため，次年度使用額（基金分）が生じた．
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| 次年度使用額の使用計画 |
H28年度にTSMC 65nm CMOSプロセスでチップ試作予定であるため，想定よりも大きなチップを試作する予定である．元々予算規模から提案回路すべてをチップ試作することは出来ないため，コアとなる部分のみを試作予定であったが，コア＋周辺回路も含めてチップ設計・試作可能であると考えられる．
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