| 研究課題/領域番号 |
26730026
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| 研究機関 | 筑波大学 |
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研究代表者 |
金澤 健治 筑波大学, システム情報系, 助教 (40707874)
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| 研究期間 (年度) |
2014-04-01 – 2017-03-31
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| キーワード | リコンフィギュラブルシステム / 可変キャッシュ / 充足可能性問題 |
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| 研究実績の概要 |
本年は，充足可能性問題および最大充足可能性問題を対象とし，その解法のひとつであるWSATアルゴリズムの改良を行い，その性能を詳細に検討した．その結果，これらの問題の応用のひとつであるハードウェア検証において特に有効であることを明らかにした．次に，本アルゴリズムを，1個のFPGAと数バンクのDRAMからなるボードにマッピングした場合において，DRAMアクセス遅延を隠蔽するためのキャッシュの有効性をシミューレションによって評価した．本キャッシュはFPGAの内部リソースを用いて構成され，その連想度をDRAMからフェッチされるデータサイズに応じて変更することができる．これにより，データサイズの変動に対してより頑健となり，効率よくDRAMアクセス遅延を隠蔽することができる．評価の結果，外部DRAMのアクセス遅延を最大60%隠蔽することが可能であり，そのときおよそ26%の速度向上が可能であった．これらの研究結果について，国内研究会および国際会議において発表を行うとともに，論文誌への投稿準備を進めた．
次に，複数FPGAからなる可変キャッシュ機構の有効性を検証するため，FPGAの個数を2個に増やした場合について検討を行った．その結果，FPGA間を接続するI/Oのスループットは十分であるが，レイテンシがやや大きく，DRAMのアクセス遅延を隠蔽するには不十分であることが判明した．一方，最大充足可能性問題を一般化した問題である部分最大充足可能性問題の高速解法ハードウェアの検討を行ったところ，こちらに関しては可変キャッシュ機構が有効に機能する見通しを得ることができた．
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
3: やや遅れている
理由
1個のFPGAの内部リソースのみを用いたキャッシュ機構の有効性は検証することができたが，複数FPGAからなる可変キャッシュ機構を実現するための高速I/Oのレイテンシがやや大きく，その有効性を示すまでには至らなかった．
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| 今後の研究の推進方策 |
提案手法が有効に機能すると考えられる部分最大充足可能性問題をターゲットとし，その性能を検証する．また，CPUにおける多階層のキャッシュのように，FPGA間のI/Oのレイテンシを隠蔽するための手法についての検討を行う．
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| 次年度使用額が生じた理由 |
実機評価の一部を翌年度に行うこととし，今年度予定していた物品購入を取りやめたため．
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| 次年度使用額の使用計画 |
実機評価のための物品購入および成果発表のための学会参加費にあてる．
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