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FPGA（Field Programmable Gate Array）において、深刻な問題となるサブスレッショルドリーク電流による静的消費電力の増大を防ぐ技術として、トランジスタのしきい値電圧をきめ細やかくプログラム可能とした超低消費電力FPGA「Flex Power FPGA」が開発されており、本研究課題はFlex Power FPGAのさらなる低消費電力化を目指し、CADツールにおける配置配線アルゴリズムの改良を目的としている。
初年度は回路におけるある信号経路の時間的余裕（＝スラック）に着目し、配置ツールのアルゴリズムの改良を行った。まず、予備評価として、配置ツールにおいて異なる初期配置状態を複数作成し（具体的にはプログラム上のランダムシーズを変更し、異なる初期配置を1回路につき100パターン作成、全20回路に対して行った）、各初期配置状態におけるスラックの総和と既存アルゴリズムによる配置配線後の消費電力の関係を調査した。その結果、当初仮定していた初期配置状態のスラックの総和と消費電力の削減率の間に、大きな相関が見られないことが判明した。しかしながら、しきい値電圧最適化アルゴリズムにおいて、FPGAの構成要素の種類による優先順位と配置配線後の各構成要素の有するスラックの大きさに優先順位をもたせたところ、さらなる消費電力の削減につながることがわかった。
最終年度は、計画を見直し、初年度に行ったしきい値電圧最適化アルゴリズムの改良による消費電力の削減効果について、その削減結果の要因の解析を行った。まず、構成要素においての優先度付けを全パターン行い最も低消費電力化可能な優先度付けを解明した。また、スラックの大きさによる優先順位についても複数のスラックをしきい値として用いてシミュレーションを行い、最も低消費電力化可能な優先度付けを解明した。
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