|
本研究では，複数のFPGAを用いた高性能演算基盤を前提に，FPGA間を接続する非同期バスとして，環状のバスを動的に接続する分散型リングセグメントバス(RSB)を提案した．特にその制御を担うアービタについては，FPGA間のバス遅延に基づいて最短経路を構築することで優れた拡張性を実現している．これに基づいた分散型RSBシステムを非同期式順序回路として設計し，4つのFPGA (Xilinx KC705) に対する回路実装を通じて所望の動作を確認した．さらに，実装時の回路遅延を用いてモンテカルロ法に基づいた性能評価を行い，FPGA数とバス遅延が速度性能に与える影響を明らかにした．
|
