| 研究課題/領域番号 |
26820125
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| 研究機関 | 東京大学 |
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研究代表者 |
飯塚 哲也 東京大学, 大規模集積システム設計教育研究センター, 准教授 (10552177)
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| 研究期間 (年度) |
2014-04-01 – 2017-03-31
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| キーワード | 電子デバイス・機器 / 集積回路 / 時間ーデジタル変換 / 飛行時間型計測機器 / パルス幅 / 時間差積分 |
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| 研究実績の概要 |
近年、集積回路の動作速度の高速化に伴う高い時間分解能を利用した計測機器が注目され、応用範囲を広げている。特に対象物からの観測信号の到来時間を計測する飛行時間型計測機器は、単純な距離計測のみならず生体分子の同定などに用いられる高精度の質量分析計に用いられており、より高い時間分解能と広い測定範囲が求められている。
本年度は、提案するオフセットパルスを用いたパルス縮小型時間-デジタル変換回路の0.18umプロセスを用いた実チップによる試作を通じ、測定を通してその性能を実証した。パルス消失時の非線形性の影響を除外できる提案方式と最適化された回路設計により、3.2mWの消費電力で時間分解能1.8ps、入力レンジ10bitにおいて変換時間3.5MS/sを達成した。これにより従来手法よりも高速かつ低消費電力での時間-デジタル変換を達成した。回路面積は0.07mm2となり小面積での実装が可能である事を示した。また、新規な変換方式によって時間-デジタル変換時の雑音の蓄積を抑えることに成功し、同一の入力時間差に対する出力信号の揺らぎを表すSingle-Shot Precisionが約2psとなり、低雑音の変換が可能であることを示した。さらに、現状の変換回路ではチップ実装時の外部寄生要因の影響により想定される線形性が得られておらず、その対策を進めている。
また、入力される時間差情報をデジタル信号に変換する前に処理するための時間差積分回路について提案・実装を行った。これにより複数回の計測値の平均化処理などを高速化できるとともに、計測器上に必要となる時間-デジタル変換回路の個数を削減し、かつパイプライン動作によって全体の測定時間の高速化が可能となる。提案した時間差積分器を0.18umプロセスを用いて実装し測定を通してその性能を実証し、±4nsの範囲における時間差積分が可能である事を示した。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
3: やや遅れている
理由
本年度チップ実装を行った、提案する時間-デジタル変換回路の性能評価において想定した線形性が得られておらず、その検証のために予想外の時間を要した。結果的に提案回路に付随する本質的な問題ではなく、チップ実装方式による寄生インダクタンス成分の影響である事を詳細な測定およびシミュレーション解析により明らかにした。特に電源および信号配線の配置の変更を行うことによってその対策を進めている。
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| 今後の研究の推進方策 |
提案する時間-デジタル変換回路における実装上の問題を解決した第二回試作チップの試作・実測による検証を行い、提案方式の真の性能を明らかにしその優位性を明らかにする。また、さらなる広レンジ化に向けた回路方式の検討を引き続き進める。さらに、チップ実装・計測により性能評価を行った時間-デジタル変換回路および時間差積分回路について国際会議および学術論文誌への投稿を進める。
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| 次年度使用額が生じた理由 |
本年度チップ実装を行った、提案する時間-デジタル変換回路の性能評価において想定した線形性が得られておらず、その検証のために予想外の時間を要した。そのため、提案する新規回路方式の性能実証のためのチップ・基板の試作に用いる計画としていた分の使用が遅れている。また同時に提案時間-デジタル変換回路の国際会議および論文誌への投稿計画にも遅れが生じているため、これらに予定していた使用額が次年度使用額として生じている。
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| 次年度使用額の使用計画 |
当初は二年目に計画していたチップ試作および測定用基板作成等のために使用する計画である。また、国際会議への参加および論文誌発行費用として使用する計画である。
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