| 研究実績の概要 |
１）平成26年度に製造したナノ構造体メモリのプロトタイプを評価し、正常なメモリ読み出し動作を確認した。２）同プロトタイプに対して、加速試験装置を用いた換算時間1,000年の長期信頼性試験を実施し、こちらについても正常なメモリ動作を確認し、本提案のコンセプト実証に成功した。３）電磁界解析シミュレータと組み合わせた提案メモリの超長期信頼性予測シミュレーション手法を確立し、実測結果と比較を行い、その妥当性を評価した。４）記憶素子構造をさらに高密度化できるIC配線間の交点型記憶素子構造を考案し、上記シミュレーション手法を用いて、ハードディスクドライブ(HDD)クラスの高密度長期信頼性メモリ実現の見通しを立てた。５）読み出し回路のノイズ耐性を精緻に評価し、完全密封型の長期信頼性メモリに必要な無線給電からの干渉を含む広帯域のノイズ耐性があることを確認した。
１）および２）の実機によるコンセプト実証成果は、本研究の妥当性を証明する最も重要な成果である。この実績をもとに特許出願を行った。さらに３）および４）の成果をまとめて、IEEE主催のデバイスと回路の統合技術を扱う著名な国際会議 European Solid-State Device Research Conference (ESSDERC)/European Solid-State Circuits Conference (ESSCIRC)に論文投稿した。現在審査中である。５）の成果については、平成26年度に考案した読み出し回路の有用性を学術的に解析し、成果を体系的にまとめたものである。こちらの成果は、著名なIEEEのSolid-State Circuits Society (SSCS)の刊行する国際ジャーナルJournal of Solid-State Circuits (JSSC)にレギュラー論文として採択・掲載された。
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