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次世代の情報通信技術の基盤構築を目的とし、相補型高電子移動度トランジスタ（Complimentary High Electron Mobility Transistor: c-HEMT）の開発を行った。本年度、１．デバイス構造の設計・特性予測、２．エピウェハーの作製・評価解析、３．同一基板上n-、ｐ-型HEMT作製プロセス検証の研究項目を遂行した。
１．n-、p-型動作可能なHEMT構造の実現に向け、シュレディンガー・ポアソン-ソルバーおよび2次元デバイスシミュレータによるデバイス構造設計・特性予測の研究を実施した。電子をインジウムヒ素（InAs）層、ホールをインジウムガリウムアンチモン（InGaSb）層を利用したキャリア走行層を分離した量子井戸構造を検討し、デバイス構造の検証を行った。
２．分子線エピタキシー（MBE）法により、設計したデバイス構造のヘテロエピタキシャル成長の研究を実施した。結果、結晶性悪化の主要因となる積層欠陥がスポット状に変化し、欠陥密度が低減する成長条件を見出し、結晶性向上を実現した。この成長条件を利用し、電子・ホールの走行層を有する量子井戸構造を成長し、各電気特性を確認した。
３．同一基板上n-、ｐ-型HEMT作製プロセス検証を、DC特性評価用マスクを用いたフォトリソグラフィプロセスにより実施した。素子分離および選択エッチングのエッチャントの選定を行い、約10 nmのn-型層の選択除去を実現し、p-型層の電気特性評価をした。またオーミック電極の検証をTLM測定法により実施し、n-、p-型おいて、それぞれパラジウム、ニッケルを用いることで良好なコンタクトが得られることが分かった。
今後、DC・RF特性評価とノーマリーオフ動作のデバイス構造設計・プロセスの検証を重ね、n-、p-型を組み合わせた相補型回路試作を展開する。
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