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パターンマッチングは、人工知能や知識工学の分野における基本的処理法として知られ、画像や音声の処理とも深い関係があり重要である。本研究では、多値集積回路により現在2値VLSI実現上問題となっているピン数制限や、配線の複雑さによる集積密度の限界を解決できることを実証すると共に、画像処理への応用を意図している。
初めに4値パイプライン処理を行うために、同時に2つの異なるパターンマッチングが可能な、いわば2倍の並列処理能力を有するセルの構成法を提案した。この新しいパターンマッチングセルは、4値Τゲート(マルチプレクサ)のみにより構成可能なので、構造化設計が可能となり、設計の簡単化および大規模集積化に適している。さらに、4値信号はΤゲート内でパストランジスタにより、入出力の制御が行われているので、回路中のトランジスタの使用効率を増大できるという利点がある。
次いで、この4値パターンマッチングセルのnMOS集積回路試作を行った。すなわち、本研究者らが開発した多レベルイオン注入技術により、パターンマッチングセルの3段接続部分、4値Τゲート、パターンマッチングセル単体、4値ダイナミックシフトレジスタ、テスト回路の5つの領域よりなるチップの試作に成功した。チップの大きさは、5(mm)×4(mm)で、内部には452個のnMOSトランジスタを含んでいる。このセルの3段接続部分について、実際に4値入出力波形を測定した結果、良好に動作することを確認した。
最後に、本パターンマッチングセルのコンパクト性を評価するため、10μmルールのnMOS集積回路により画像処理プロセッサを実現した場合について、同機能のプロセッサを通常の2値論理に基づき構成した場合と比較検討した結果、本研究による方法が格段に優れていることを明らかにした。
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