| 研究概要 |
パターンマッチングは、人工知能や知識工学の分野における基本的処理法として知られ、画像や音声の処理とも深い関係があり重要である。本研究では、多値集積回路により現在2値VLSI実現上問題となっているピン数制限や、内部配線の複雑さによる集積密度の限界を解決できることを実証すると共に、画像処理への応用を意図している。
初めに、4値パイプライン処理を行うために、同時に二つの異なるパターンマッチングが可能な、いわば2倍の並列処理能力を有するセルの構成法を提案した。この新しいパターンマッチングセルは、4値Tゲート(マルチプレクサ)のみにより構成可能なので、構造化設計が可能となり、設計の簡単化および大規模集積化に適している。
次いで、この4値パターンマッチングセルのnMOS集積回路試作を行った。すなわち、本研究者らが開発した多レベルイオン注入技術により、パターンマッチングセルの3段接続部分、4値Tゲート,パターンマッチングセル単体,4値ダイナミックシフトレジスタ,テスト回路の5つの領域よりなるチップの試作に成功した。チップの大きさは、5(mm)×4(mm)で、内部には452個のnMOSトランジスタを含んでいる。
最後に、本パターンマッチングセルの性能評価を行うため、10μmルールの4値nMOS集積回路による画像処理プロセッサについて、同機能のプロセッサを通常の2値論理に基づき構成した場合と比較検討を行った。その結果、4値論理に基づく本構成法では、セル数が半分、セル間の相互配線数が25%、さらにトランジスタ数も大幅に減少できることが明らかとなった。このように、コンパクトかつ2倍以上の処理能力を有するパターンマッチングゼルは、将来の人工知能用ハードウェアとして有用となると考えられる。
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