| 研究概要 |
コプレーナ型シリコン結合超伝導3端子デバイスの構造設計及びその製作用リソグラフィの研究を行い、実察にデバイスを試作することにより構造設計の妥当性及び本研究で開発したリソグラフィの有用性を確めた。
1.コプレーナ型シリコン結合超伝導3端子デバイスの構造設計
本デバイスはシリコンMOS電界効果トランジスタに類似した構造を有するが、そのソース、ドレインに相当する電極は超伝導体でなければならず、又チャネル長に相当する長さは超伝導電子のコヒーレンス長、即ち数百A°程度でなければならない。本研究ではデバイスのソース、ドレイン電極はニオビウムを使用することとし、且つプレーナ型で短いチャネル長を実現するためにソース、ドレイン電極としてはリセス構造を採用することとした。また本デバイスが動作する極低温でシリコン基板が絶縁物となることを避けるために、表面に硼素を窒化硼素を拡散源として熱拡散により添加し、厚さ約0.5μm硼素体積密度約【10^(20)】【cm^(-3)】の【p^+】層を形成した。
2.コプレーナ型シリコン結合超伝導3端子デバイス用リソグラフィ
ポリメチル・メタアクリレート(PMMA)をレジスト膜とし、電子線描画によりパターン形成を行った。電子線の加速電圧は25KVで線ドーズ量は2〜16×【10^(-19)】クーロン/cmでパターンを形成し、その上にAlを蒸着しリフト・オフにより幅0.2μmのAl線を作成した。これをマスクにして【CF_4】ガスを用い、ガス圧4Pa,電力密度0.5w/【cm^2】で、0.2μmの深さにリセス構造を作成し、150nmのNb膜を電子線蒸着により堆積して、ソース、ドレインとした。本方法によりチャネル長500A°のデバイスの作成に成功し、4、2Kにおいてジョセフソン特性を示し、IcRn積が0.71mV、10GHzで13シャピロ・ステップを観測した。
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