| 研究概要 |
3次元集積回路は論理回路の高集積化と高速化に対する限界を打破する技術として研究開発が緒についたところであるが, 3次元構造素子がもつ本質的な特徴を活かすアーキテクチャの観点からの研究はほとんど行われていない. 本研究は3次元構造素子が備える個有の特性と問題点を明確にすると同時に, 3次元VLSIに適した処理アルゴリズムならびに計算機アーキテクチャのあり方を考察することを目的とし, 昭和62年度は以下に示す研究を行った.
1.3次元集積回路が備える物理的・論理的な特性について考察を行ない,日本の技術の現状を国際会議で紹介した.
2.3次元集積回路の良さを示す評価基準について理論的な検討を行ない, 評価式を提案した.
3.3次元VLSIに適した応用について考察し, 今年度は2重誤り訂正シンドロームデコーデの3次元レイアウトを実際に設計して, 3次元VLSI化の可能性を示した. また, 通常の2次元レイアウトの諸性能を比較し, その有用性を実証した. これらの研究成果は国際会議で報告した.
4.3次元VLSIの有効性や問題点を明確にするために, Binary Matrix Solverのブレッドボードモデルを試作し, 実験を通して3次元VLSI化の得失を見体的に示した.
5.高速並列計算機の必須機構の一つであるダイナミックネットワークの3次元レイアウトを〓り上げ, 2次元レイアウトに比べてどの程度の性能向上をもたらすかを調らべ, ハードウエア量及び最大配線長を共に減少させることを明らかにした. 研究成果4,5については学会論文誌に発長予定である.
6.3次元VLSI化の問題点の解決,3次元レイアウト用CAD,同評価シミュレータの研究開発を行っている.
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