| 研究概要 |
1.格子ゲージモデル専用QCDPAX並列計算機の基本構造. 従来のPAXの基本構造を基本とし, 各PUの演算速度をベクトル処理により格段に高速化することが基本構想として決定された.
2.PUの基本設計. CPUとしては, 最高速汎用マイクロプロセッサMC68020(25MHz)を採用した. 浮動小数点演算器(FPU)としては, スカラープロセッサL64132(60ns)を採用し, この高速性を引き出すベクトル計算制御回路(FPUC)を, 2万ゲートのゲートアレイにより作成した. ベクトル処理されるデータは2MBのSRAMメモリ(35ns)に収容する. こうして, 1)CPUとFPUの並列動作, 2)メモリ, FPUC, FPUの3段パイプライン動作, 3)FPU内部のALUと乗算器の並列動作, の3レベルの並列性が実現された.
3.システムソフトウエアの開発. FPUによるベクトル演算, 複素数演算, 初等関数, 複素行列の積, 乱数発生などのコーディングを可能とする, 高水準言語(PSC), その出力言語であるアッセンブリー言語(qfa)を開発した.
4.格子ゲージモデルの既設のPAX-64Jによる予備的性能評価. PAX-64Jにより, 8×8×8×4の格子ゲージモデルをコーティングし, 98%程度の並列処理効率を実測した. アーキテクチュアとハードウエア性能の差を考慮して, 目下製作中のQCDPAXにおける性能を予想すると, 約95%程度の高効率が期待できることがわかった.
5.QCDPAXのための自動プログラミングの研究. PAX用自動言語の開発のための基礎的検討として, 従来から研究中の遍微分方程式トランスレータDISTRANを拡張して, 変数概念の多様化や領域の分割等を自動化する研究を行った.
|
