| 研究概要 |
3次元VLSI配線アルゴリズムの理論的基礎を与え、そのプロトタイプを設計し、理論的に解析した。具体的には以下のような研究を行った。
1.VLSIの一層配線問題は平面(格子)グラフでスタイナー林を求める問題として定式化できる。配線領域を表す平面グラフG及び同電位にしたい端子の集合(即ちネット)がいくつか与えられたとき、角ネットの端子を連結する木で互いに点素なもの(即ちスタイナー林)を求めたい、本研究ではネットの端子が平面グラフGの2つの面状にだけ置かれている場合に上の問題O(MIN{kn,nlognl})時間で解くアルゴリズムを与えた。ここでnはグラフGの点数、kはネットの個数である。
2.入れ子状の2つの長方形によって囲まれた格子グラフで辺素な道を求めるアルゴリズムを与えた。端子対がk個あり、外周に点がb個あるとき、そのアルゴリズムはO(MIN{b,klogkl})時間で辺素な道があるかどうか判定し、ある場合にはO(klogk)時間で辺素な道を具体的に求める。
3.与えられた3-連結グラフを、指定された点を含みかつ指定された大きさの3つの連結部分グラフに分割するO(n^2)時間のアルゴリズムを与えた。ここでnはグラフの点数である。
4.3次元VLSI配線のための多層チャンネル配線アルゴリズムを設計し、その効率及び計算時間を解析した。またそれを用いて、3次元VLSI配線プログラムのプロトタイプを設計した。
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