| 研究概要 |
3次元VLSI設計に関して種々の理論的観点から調査・検討を行い、問題点を明らかにした。更に配線アルゴリズムの理論的基礎を与え、そのプロトタイプを設計し、理論的に解析した。
1.VLSIの一層配線問題は平面(格子)グラフでスタイナー林を求める問題として定式化できる。配線領域を表す平面グラフG及び同電位にしたい端子の集合(即ちネット)がいくつか与えられたとき、各ネットの端子を連結する木で互いに点素なもの(即ちスタイナー林)を求めたい。本研究ではネットの端子が平面グラフGの2つの面上にだけ置かれている場合に上の問題をO(MIN {kn,nlogn} 時間で解くアルゴリズムを与えた。ここでnはグラフGの点数、kはネットの個数である。
2.平面グラフで内素な道を求めるO(nlogn)時間アルゴリズムを与えた。このアルゴリズムは分割統治法を用いており、まず最初に指定された2点間の内素な道の最大本数kを決定し、次で具体的にk本の道を求める。これは上の1.のアルゴリズムに利用される。
3.入れ子状の2つの長方形によって囲まれた格子グラフで辺素な道を求めるアルゴリズムを与えた。
4.グラフのfg辺彩色を定義し、fg辺彩色数の上界を与えた。またfg辺彩色を求める近似アルゴリズムを与えた。
5.与えられた3-連結グラフを、指定された点を含みかつ指定された大きさの3つの連結部分グラフに分割するO(n^2)時間のアルゴリズムを与えた。ここでnはグラフの点数である。
6.3次元VLSI配線のための多層チャネル配線アルゴリズムを設計し、その効率及び計算時間を解析した。またそれを用いて、3次元VLSI配線プログラムのプロトタイプを設計した。
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