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近年、VLSIの集積度の飛躍的な向上により、VLSIの設計に必要な計算量も膨大なものとなってきた。特にレイアウト設計においては、大規模な幾何情報を処理する必要があるが、従来の手法は幾何情報を効果的に用いていないために効率が悪い。本研究では、計算幾何学の分野における研究成果をレイアウト設計に応用して、レイアウト設計に関する幾つかの問題について効率の良い算法を開発し、ワークステーション上にプログラムを作成し性能評価を行った。
本研究において重点的に取り扱った問題は、バイポーラLSIの配線経路発見の問題と、幾何学的クラスタリングの手法に基づく素子配置問題である。前者については、配線の幅を無視できないこと、および、異なる層の配線を結合するためのビアと端子が配線幅に比べてかなり大きいのが特徴である。この問題は、計算幾何学におけるマンハッタン配線問題を点位置決定問題 (質問点がどの領域にあるかを決定する問題) と組み合わせることにより解くことができるが、多数のネットの配線を以前の情報を有効に利用しながら求めるには、線分の追加と削除を考慮した動的問題を考える必要がある。これに対して本研究では、最短径路ではなく、最少ビア径路であれば、特に複雑なデータ構造を用いなくても、深さ優先探索に基づく方法でO (n log n) 程度の時間でこの問題が解けることを示し、IEEEに発表した。
2番目の配置問題もレイアウトの良さを決める上で非常に重要である。従来から数多くの方法が提案されているが、代表的なものは素子間の結合度をグラフ表現し、発見的手法でグラフの2分割を求めるというものである。本研究では、結合度を保つように平面上の点に写像する方法を考案し、幾何モデルの上で最適な2分割を求める効率の良いアルゴリズムを開発し、その有効性を確かめた。
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