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本年度は高時間分解能時間測定装置の重要要素であるTDCの開発を行った。開発したTDC仕様としては時間分解能30psec未満、記録時間10μsecである。このTDCでは発振周波数の異なる2つのPLLを用いてその差分記録回路を使用し、1つのPLLを使用した時より時間分解能を1桁上げることを目指している。このTDCの回路設計を行い、その回路をSOI 0.20μmプロセスを使用したASICに実装し製作を行った。
TDCの回路要素として1.Voltage Controlled Oscillater 2.位相差検出回路 3.それらの結合されたPhase Locked Loop回路 4.差分記録回路 5.デジタル回路があり、評価のポイントとしては、1、VCOの動作周波数の広さ 2、位相差検出回路の不感領域の幅が性能を左右する。回路設計時のシミュレーション結果では、VCOの動作周波数は165MHzから561MHzとなり、位相差検出回路の不感領域の幅は10psec以内となって十分性能を満足するものとなった。また、デジタル回路として12bitカウンタやFIFOなどが必要であるが、これらをハードウェア記述言語で自動生成するためのデジタルライブラリも必要とされることからこのライブラリの作成も行った。
本年度はチップの作成までを行ったので次年度にはこのチップの各回路要素の測定・検証を行い、本研究の目標仕様の時間分解能30psec、記録時間10μsecの達成するためのフィードバックを行い、次のチップ作成に生かしていきたいと思っている。
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