2004 Fiscal Year Annual Research Report
Project/Area Number |
03J52101
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Research Institution | Tohoku University |
Principal Investigator |
呉 赫宰 東北大学, 大学院・工学研究科, 特別研究員(DC2)
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Keywords | 極薄SOI / バックゲート / Nickel / SiGe / 選択成長 / Nickel germanoide / しきい値 / 遅延時間 |
Research Abstract |
高度な情報技術社会のため、超高速、低電力LSIは必修不可欠である。超高速、低電力LSIのためにトランジスタの微細化が重要であるが、微細化の限界が近づいて来た。その限界を超える新素子として本研究では埋め込みバックゲートを持つ極薄(30nm以下)SOIトランジスタの検討を行った。要素技術としてNickel silicideとSiGeを混合したエレベテッド構造を開発した。SiGeはbarrier高さがSiより低いのと高不純物濃度の達成に容易でコンタクト抵抗の低減が期待されている。本研究では極薄SOIにSiGe選択成長を成功的に行った。また、イオン注入した極薄SOIの結晶性とその上に選択成長の影響を分析した。Nickelは低抵抗率と低Si消費量の長所があるが熱不安定性の問題がある。したがって、本研究では熱安定性を向上するため新しい熱処理法のマルチステップ熱処理法を開発し、Nickel germanoideの形成に適用した。既存、Siでの限界コンタクト抵抗率は1×10^<-7>Ω・cm^2だが、本研究では0.8×10^<-7>Ω・cm^<-7>の達成ができた。この要素技術を用いて極薄SOI MOSFETを試作し、動作電流の50%向上が得られた。高性能、低電力化を進めるため重要な技術であることを判明した。 また、イオン注入によるバックゲート形成を行ってしきい値電圧の調整を可能にする新しい構造の評価も行った。回路動作モードに合わしたしきい値電圧の調整でより効率的に回路の高性能化、低電力化が得られると思う。本研究では極薄SOI CMOSを試作して回路の遅延時間を評価した。0.1μmゲート長で18ps/stageの性能が得られて、バックゲートバイアスによる変化を確認した。デバイスのパラメタを最適化することでより高性能化が可能であると判断される。
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Research Products
(2 results)